General 、 PLL Settings 、 Receiver Settings 、 Transmitter Settings の 4 つのオプション・グループ があります。
表7-1: アルテラのソフトLVDS のパラメータ - General
パラメータ 条件 許容値 説明
Power Supplyモー ド
— • Dual
Supply
• Single Supply
ターゲット・デバイスがシングル電源デ バイスであるかデュアル電源デバイス であるかを指定します。
Functional mode — • RX
• TX
アルテラのソフトLVDS IPコアの Functional modeを指定します。
• RX—IPをLVDSレシーバに指定する
• TX—IPをLVDSトランスミッタに指
定する
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9001:2008ISO 登録済
www.altera.com
パラメータ 条件 許容値 説明 Number of
channels — 1–18 LVDS チャネル数を指定します。
SERDES factor — 1、2、4、5、
6、7、8、9、
10
1 チャネルあたりのビット数を指定し ます。
表7-2: アルテラのソフトLVDS のパラメータ - PLL Settings
パラメータ 条件 許容値 説明
Use external PLL x1およびx2モード
は対象外 • On
• Off アルテラのソフトLVDS IP コアが PLL
を生成するのか、ユーザーが指定した PLL に接続するのかを指定します。
Data rate — デバイス・デ
ータシート を参照して ください。
PLL からの出力データ・レートを指定し ます。PLL の乗算値は、 OUTPUT_
DATA_RATE を INCLOCK_ PERIOD で 割った値です。
Inclock frequency — Data rateに
よって異な ります。
PLL への入力クロック周波数を MHz 単 位で指定します。
Enable rx_locked
port • General Functional
mode = RX
• Use external PLL = Off
• On
• Off オンにするとrx_lockedポートをイネ
ーブルします。
Enable tx_locked
port • General Functional
mode = TX
• Use external PLL = Off
• On
• Off オンにするとtx_lockedポートをイネ
ーブルします。
Enable pll_areset
port 常時オン • On
• Off オンにした場合、内部PLLモードで
pll_aresetポートをイネーブルします。
外部PLLモードでは、pll_aresetポー トは常にオンです。
Enable tx_data_
reset port • General Functional mode = TX
• Use external PLL = On
• On
• Off オンにするとtx_data_resetポートを
イネーブルします。
7-2 アルテラのソフトLVDS のパラメータ設定 UG-M10LVDS2017.02.21
Altera Corporation アルテラのソフトLVDS IPコアの参考資料
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パラメータ 条件 許容値 説明 Enable rx_data_
reset port • General Functional mode = RX
• Use external PLL = On
• On
• Off オンにするとrx_data_resetポートを
イネーブルします。
Use common PLL(s) for receivers and transmitters
Use external PLL = Off • On
• Off • On—コンパイラが LVDS レシーバと
トランスミッタに同じ PLL を使用す ることを指定します。
• Off—コンパイラがLVDSレシーバと
トランスミッタで異なるPLLを使用 するように指定します。
同じ入力クロック・ソース、デシリアラ イゼーション・ファクタ、pll_aresetソ ース、およびデータ・レートを使用する 場合は、共通のPLLを使用することがで きます。
Enable self-reset on
loss lock in PLL Use external PLL = Off • On
• Off オンにすると、ロックが外れた際にPLL
がリセットされます。
Desired transmitter
inclock phase shift • General Functional mode = TX
• Use external PLL = Off
Data rateに よって異な ります。
PLL がトランスミッタに対して使用す る位相シフト・パラメータを指定しま す。
Desired receiver
inclock phase shift • General Functional mode = RX
• Use external PLL = Off
Data rateに よって異な ります。
PLL がレシーバに対して使用する位相 シフト・パラメータを指定します。
表7-3: アルテラのソフトLVDS のパラメータ - Receiver Settings
パラメータ 条件 許容値 説明
Enable bitslip
mode General Functional
mode = RX • On
• Off オンにするとrx_data_alignポートを
イネーブルします。
UG-M10LVDS
2017.02.21 アルテラのソフトLVDS のパラメータ設定 7-3
アルテラのソフトLVDS IPコアの参考資料 Altera Corporation フィードバック
パラメータ 条件 許容値 説明 Enable
independent bitslip controls for each channel
General Functional
mode = RX • On
• Off オンにするとrx_channel_data_align
ポートをイネーブルします。
rx_channel_data_alignは、エッジ・セ ンシティブなビット・スリップ・コント ロール信号です。
• データ再アライメント回路は、この 信号の立ち上がりエッジごとに、ワ ード境界を 1 ビット分シフトしま
• す。最小パルス幅要件は、1 パラレル・ク
ロック・サイクルです。
Enable rx_data_
align_reset port • General Functional mode = RX
• Enable bitslip mode
= On
• Enable
independent bitslip controls for each channel = Off
• On
• Off オンにするとrx_data_align_resetポ
ートをイネーブルします。
Add extra register for rx_data_align port
• General Functional mode = RX
• Enable bitslip mode
= On
• On
• Off オンにするとrx_data_alignポートを
一度レジスタに格納します。
このオプションをオフにした場合は、レ シーバを供給するロジックに
rx_data_align[]ポートを事前にレジス タする必要があります。
Bitslip rollover
value • General Functional
mode = RX
• Enable bitslip mode
= On
1–11 回路がシリアル・データのレイテンシを 0 に戻すまでのパルス数を指定します。
Use RAM buffer — • On
• Off オンにすると、アルテラのソフトLVDS
IPコアは出力同期バッファをエンベデ ッド・メモリ・ブロックに実装します。
この実装オプションは Use a multiplexer and synchronization register オプション より多くのロジックを使用しますが、正 確なワード・アライメントを実現できま す。
7-4 アルテラのソフトLVDS のパラメータ設定 UG-M10LVDS2017.02.21
Altera Corporation アルテラのソフトLVDS IPコアの参考資料
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パラメータ 条件 許容値 説明 Use a multiplexer
andsynchronization register
— • On
• Off オンにすると、アルテラのソフトLVDS
IPコアは出力同期にバッファではなく マルチプレクサを実装します。
Use logic element
based RAM — • On
• Off オンにすると、アルテラのソフトLVDS
IPコアは出力同期バッファをロジッ ク・エレメントに実装します。
この実装オプションは Use a multiplexer and synchronization register オプション より多くのロジックを使用しますが、正 確なワード・アライメントを実現できま す。
Register outputs General Functional
mode = RX • On
• Off オンの場合、rx_out[] ポートを登録しま
す。
このオプションをオフにした場合は、レ シーバを供給するロジックにrx_out[]
ポートを事前にレジスタする必要があ ります。
表7-4: アルテラのソフトLVDS のパラメータ - Transmitter Settings
パラメータ 条件 許容値 説明
Enable 'tx_
outclock' output port
• General Functional mode = TX
• PLL Settings Use external PLL = Off
• On
• Off オンにするとtx_outclockポートをイ
ネーブルします。
以下のパラメータ・コンフィギュレーシ ョンの場合を除き、すべての tx_
outclock 信号はシフト・レジスタ・ロジ
ックを通過します。
• outclock_divide_by 信号が 1 の場合
• outclock_divide_by 信号が
deserialization_factor 信号と等し く (奇数の係数のみ )、outclock_
duty_cycle 信号が 50 の場合
UG-M10LVDS
2017.02.21 アルテラのソフトLVDS のパラメータ設定 7-5
アルテラのソフトLVDS IPコアの参考資料 Altera Corporation フィードバック
パラメータ 条件 許容値 説明 Tx_outclock
division factor • General,
Functional mode = TX
• PLL Settings, Use external PLL = Off
• Enable 'tx_
outclock' output port = On
SERDES factorに基づ く
tx_outclock 信号の周波数がトランスミ ッタの出力データ・レートを選択した分 周係数で割った値と等しいことを指定 します。
Outclock duty
cycle • General,
Functional mode = TX
• PLL Settings, Use external PLL = Off
• Enable 'tx_
outclock' output port = On
SERDES factorとTx_
outclock division factorに基づ く
外部クロック・タイミング制約を指定し ます。
Desired transmitter outclock phase shift
• General,
Functional mode = TX
• PLL Settings, Use external PLL = Off
• Enable 'tx_
outclock' output port = On
Data rateに よって異な ります。
入力クロックを基準に出力クロックの 位相シフトを指定します。
Register 'tx_in'
input port General Functional
mode = TX • On
• Off オンの場合、tx_in[] ポートを登録しま
す。
このオプションをオフにする場合は、ト ランスミッタにフィードするロジック に tx_in[] ポートを事前登録する必要 があります。
Clock resource • General,
Functional mode = TX
• Register 'tx_in' input port = On
• tx_inclock
• tx_
coreclock
tx_in 入力ポートを登録するクロック・
リソースを指定します。
Enable 'tx_
coreclock' output port
General, Functional
mode = TX • On
• Off オンにするとtx_coreclock出力ポート
をイネーブルします。
7-6 アルテラのソフトLVDS のパラメータ設定 UG-M10LVDS2017.02.21
Altera Corporation アルテラのソフトLVDS IPコアの参考資料
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パラメータ 条件 許容値 説明 Clock source for
'tx_coreclock' • General,
Functional mode = TX
• Enable 'tx_
coreclock' output port = On
• Auto Selection
• Global clock
• Regional clock
• Dual-Regional clock
tx_coreclock 出力ポートを駆動するク ロック・リソースを指定します。
関連情報
• 3-6ページの トランスミッタ・モードのアルテラのソフトLVDS IPコア
• 4-7ページの レシーバ・モードのアルテラのソフトLVDS IPコア