USB-6212/6216 デバイスのスタティック DIO
バッファ型 2 信号エッジ間隔測定
バッファ型の場合、または単一の2信号エッジ間隔測定は類似していま すが、バッファ型測定では、複数の間隔を測定します。
カウンタは、ゲート信号のアクティブエッジとAUX信号のアクティブ エッジの間に発生するソース入力の立ち上がり（または立ち下がり）エッ ジの数をカウントします。カウント値は、ハードウェアの保存レジスタに 保存されます。カウンタは、ゲート信号の次のアクティブエッジで、次の 測定を開始します。USB信号ストリームは保存値をホストメモリに転送 します。
AUX
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図 8-21は、バッファ型2信号エッジ間隔測定を示したものです。
図 8-21 バッファ型2信号エッジ間隔測定
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
カウンタ出力アプリケーション
簡易パルス生成
単一パルス生成
カウンタは、単一パルスを出力できます。パルスは、Counter n Internal
Outputから出力されます。
カウンタがアームされてから、パルスが開始されるまでの遅延を指定する ことができます。遅延は、ソース入力のアクティブエッジの数で測定され ます。
パルス幅は指定することができます。パルス幅も、ソース入力のアクティ ブエッジの数によって測定されます。ソース入力のアクティブエッジ（立 ち上がりまたは立ち下がり）も、指定することができます。
図 8-22は、4つのパルス遅延が設定された幅が3であるパルスの生成を 表しています（ソースの立ち上がりエッジを使用）。
図 8-22 単一パルス生成
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開始トリガによる単一パルス生成
カウンタは、ハードウェアの開始トリガ信号の1つのパルスに対して単 一パルスを出力できます。パルスは、Counter n Internal Outputから出 力されます。
開始トリガ信号は、カウンタのゲート入力に接続できます。開始トリガか らパルスが開始されるまでの遅延を指定することができます。パルス幅を 指定することもできます。遅延とパルス幅は、ソース入力のアクティブ エッジの数で測定されます。
開始トリガ信号のパルスが1つ発生すると、カウンタはゲート入力を無 視します。
図 8-23は、4つのパルス遅延が設定された幅が3であるパルスの生成を 表しています（ソースの立ち上がりエッジを使用）。
図 8-23 開始トリガによる単一パルス生成
再トリガ可能な単一パルス生成
カウンタは、ハードウェアの開始トリガ信号の各パルスに対して単一パル スを出力できます。パルスは、Counter n Internal Outputから出力され ます。
開始トリガ信号は、カウンタのゲート入力に接続できます。開始トリガか ら各パルスが開始されるまでの遅延を指定することができます。パルス幅 を指定することもできます。遅延とパルス幅は、ソース入力のアクティブ エッジの数で測定されます。
カウンタは、パルスが生成されている間はゲート入力を無視します。パル ス生成が完了すると、カウンタは次のパルス生成を開始するために次の開 始トリガを待機します。
図 8-24は、5つのパルス遅延が設定された幅が3である2つのパルスの 生成を表しています（ソースの立ち上がりエッジを使用）。
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図 8-24 再トリガ可能な単一パルス生成
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
パルス列生成
連続パルス列生成
この機能は、プログラム可能な周波数とデューティーサイクルによってパ ルス列を生成します。パルスは、Counter n Internal Outputから出力さ れます。
カウンタがアームされてから、パルス列が開始されるまでの遅延を指定す ることができます。遅延は、ソース入力のアクティブエッジの数で測定さ れます。
出力信号のHIGHパルスとLOWパルスの幅を指定できます。パルス幅 は、ソース入力のアクティブエッジの数として測定することもできます。
ソース入力のアクティブエッジ（立ち上がりまたは立ち下がり）も、指定 することができます。
カウンタは、アーム後またはハードウェア開始トリガに反応してすぐにパ ルス列の生成を開始します。開始トリガは、カウンタのゲート入力に接続 できます。
また、カウンタのゲート入力を一時停止トリガとして使用することもでき ます（開始トリガとして使用されていない場合）。カウンタは、一時停止 トリガがアクティブになるとパルスの生成を一時停止します。
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図 8-25は、ソースの立ち上がりエッジを使用した連続パルス列の生成を 表したものです。
図 8-25 連続パルス列生成
連続パルス列の生成は、周波数分周と呼ばれる場合もあります。出力信号 のHIGHパルスとLOWパルスの幅がM周期とN周期の場合、
Countern Internal Output信号の周波数はソース入力を M + N の値で
除算して得られる周波数と等しくなります。
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
有限パルス列生成
この機能は、指定した継続時間のパルス列を生成します。このカウンタ操 作を実行するには両方のカウンタが必要です。最初のカウンタ（この例で
はCounter 0）は、希望する幅のパルスを生成します。2番目のカウンタ
（Counter 1）は、最初のカウンタのパルスでゲートを使用するパルス列
を生成します。経路設定は内部で行われます。図 8-26は、有限パルス列 タイミング図の例を示します。
図 8-26 有限パルス列タイミング図
周波数の生成
周波数を生成するには、パルス列生成モードでカウンタを使用するか、周 波数発生回路を使用します。
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周波数発生器を使用する
周波数発生器は、さまざまな周波数で方形波を生成できます。周波数発生
器は、USB-621x デバイス上の2つの汎用32ビットカウンタ/タイマモ
ジュールとは独立して動作します。
図 8-27は、周波数発生器のブロック図を示しています。
図 8-27 周波数発生器ブロック図
周波数発生器は、周波数出力信号を生成します。周波数出力信号は、周波 数出力タイムベースを1～16のいずれかの数値で分周して得られる周波 数です。周波数出力タイムベースは、20 MHzタイムベースを2で分周し
た値か、100 kHzタイムベースのいずれかです。
周波数出力のデューティーサイクルは、分周する数値が1か偶数の場合 は50%です。分周する数値が奇数の場合、その数値をDとすると、周波 数出力は周波数出力タイムベースの(D + 1)/2サイクルでLOWとなり、
(D – 1)/2サイクルでHIGHとなります。
図 8-28は、分周する値が5に設定されている場合の周波数発生器の出力 波形を示しています。
図 8-28 周波数発生器の出力波形
周波数出力は、任意の出力PFI端子に経路設定できます。すべてのPFI端 子が起動時に高インピーダンスに設定されます。FREQ OUT信号は、DO サンプルクロックとDIサンプルクロックに経路設定することもできます。
ソフトウェアでは、カウンタをパルス列生成用にプログラムするように周 波数発生器をプログラムできます。
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
100 kHz
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20 MHz
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FREQ OUT
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(1–16)
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ᵄᢙജ
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FREQ OUT (ಽ₸ = 5)
周波数分周
カウンタは、入力信号の分数となる周波数の信号を生成することができま す。この機能は、連続パルス列の生成と同じです。
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
ETS のパルス生成
等価時間サンプリング（ETS）アプリケーションでは、ゲートのエッジが アクティブ化された後に、カウンタは出力のパルスに指定された遅延を生 成します。ゲートの各アクティブエッジの後にカウンタは、ゲートと出力 上のパルスの間の遅延を指定された分累積的に増分します。そのため、
ゲートと生成されるパルス間の遅延は引き続き増加します。
遅延値の増分は0～255に設定できます。たとえば、増分値を10に指定 すると、アクティブゲートエッジおよび出力パルス間の遅延は、新規パル スが生成される度に10増加します。
トリガを受け取る度に、遅延が100およびパルス幅が200のパルスを生 成するように、カウンタをプログラムしたとします。そして、遅延増分を 10に指定したとします。最初のトリガのパルス遅延は100、2番目は 110、3番目は120となり、カウンタのアーミングが解除されるまでこの 方法で繰り返されます。ゲートエッジによってトリガされたパルスがまだ 出力されている間に、さらなるゲートエッジがトリガされた場合、カウン タは新しい方を無視します。
カウンタの出力で生成された波形は、デジタル化システムがシステムのナ イキスト周波数よりも高い周波数の反復波形をサンプルできる、アンダー サンプリング・アプリケーションにタイミングを提供するために使用でき ます。図 8-29は、ETSのパルス生成の例を示しています。トリガからパ ルスまでの遅延は、以降の各ゲートアクティブエッジで増加します。
図 8-29 ETSのパルス生成
カウンタ信号の接続についての詳細は、「デフォルトのカウンタ/タイマ ピン配列」のセクションを参照してください。
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D1 D2 = D1 + ΔD D3 = D1 + 2ΔD
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