4.13 R/Fコンバータ
4.15.5 プログラミング上の注意事項
4 周辺回路と動作（割り込みとHALT/SLEEP）
● EISIF: 割り込みマスクレジスタ （FFEAH･D0）
● ISIF: 割り込み要因フラグ （FFFAH･D0）
..."4.10 シリアルインタフェース"参照
● EIRUN, EILAP, EISW1, EISW10: 割り込みマスクレジスタ （FFEDH）
● IRUN, ILAP, ISW1, ISW10: 割り込み要因フラグ （FFFDH）
..."4.8 ストップウォッチタイマ"参照
● EIT3〜EIT0, EIT7〜EIT4: 割り込みマスクレジスタ （FFEEH, FFEFH）
● IT3〜IT0, IT7〜IT4: 割り込み要因フラグ （FFFEH, FFFFH）
..."4.7 計時タイマ"参照
5 Flash EEPROM
5 Flash EEPROM
S1C6F632にはFlash EEPROMが内蔵されており、S1C6F632をターゲット基板に実装した状態でROMの プログラミング（消去/書き込み/検証等）が可能です。
Flash EEPROMの仕様を表5.1に示します。
表5.1 Flash EEPROMの仕様 書き換え回数
消去時データ状態 プログラミング電圧範囲 セキュリティ機能
1000回(Min.)∗1 1
VDD = 2.7〜3.6V(VD1 = 2.5V)
書き込み/消去禁止、On Board Writer読み出し禁止∗2
∗1 書き換え回数: 消去+書き込み、または書き込みのみを1回とし、10年保持保証時
∗2 On Board Writerによってのみ設定可能
その他のFlash EEPROMの特性に関しては、"8 電気的特性"を参照してください。
※ 本製品はSilicon Storage Technology, Inc.よりライセンスされたSuperFlash® Technologyを使用し ています。
Flash EEPROMのプログラミングは、On Board Writer（製品名: S5U1C88000W3/S5U1C88000W4）を接 続して行います。
図5.1または5.2のようにターゲット基板上に10ピンコネクタ（S5U1C88000W4使用時）または16ピンコネクタ
（S5U1C88000W3使用時）を実装し、On Board Writerと接続することで、PC上でROMプログラミングを制 御することが可能です。On Board WriterによるROMプログラミング時はS1C6F632がOn Board Writerか ら供給されるクロックにより動作するため、通常動作時のOSC1/OSC3発振周波数はROMプログラミングの 制御には影響を与えません。また、On Board Writerに接続されないその他の端子は、イニシャルリセット時 の状態を保持します。
On Board Writerを使用したROMプログラミングの方法については、"Appendix B PROMプログラミング"
を参照してください。
注: • 通常動作時は、DMOD、DTXD、DRXD、DCLK端子をオープンにしてください。特にDMOD端子について は、内蔵抵抗によりプルダウンされていますが、外部からHIGHレベルにならないように注意が必要です。
• On Board Writerによるプログラミング時は、OSC1とOSC3が発振可能な状態にあることが必要です。
5 Flash EEPROM
On Board Writerへ
VDDF VDD CLK VSS RXD TXD RESET SPRG VSS SPRG
VDD DCLK DRXD DTXD RESET DMOD TEST VSS OSC1 OSC2 OSC3 OSC4 VD1
S1C6F632
1
10 データバス
アドレスバス ターゲット基板用
10ピンコネクタ
+ CP –
クロック 制御回路 デバッグ用 シリアルI/F デバッグ 制御回路
Flash EEPROM
31K + 4K バイト
フラッシュ 制御回路 ターゲット基板
CG3 CG1 X'tal
Ceramic CD3 C1
3.3V
RCR
図5.1 10ピンコネクタ結線例とROMプログラミング制御回路の構成（S5U1C88000W4使用時）
On Board Writerへ
VDDF VDD CLK VSS Reserved VSS RXD VSS TXD VSS RESET VSS SPRG VSS SPRG Reserved
VDD DCLK
DRXD DTXD RESET DMOD TEST VSS OSC1 OSC2 OSC3 OSC4 VD1
S1C6F632
1
16
ターゲット基板
データバス アドレスバス ターゲット基板用
16ピンコネクタ
+ CP CRES
–
クロック 制御回路
デバッグ用 シリアルI/F
デバッグ 制御回路
Flash EEPROM 31K + 4K
バイト
フラッシュ 制御回路 CG3
CG1 X'tal
Ceramic
RCR
CD3 C1
3.3V
図5.2 16ピンコネクタ結線例とROMプログラミング制御回路の構成（S5U1C88000W3使用時）
6 注意事項のまとめ
6 注意事項のまとめ
6.1 低消費電流化のための注意事項
S1C6F632は、低消費電流化のため回路系ごとに制御レジスタを持っています。
この制御レジスタにより必要最小限の回路系を動作させるプログラムとすることで、低消費電流化が実現 できます。
以下に動作を制御できる回路系とその制御レジスタ等を説明しますので、プログラムを組む上で参考とし てください。
表6.1.1 回路系と制御レジスタ 回路系(および項目)
CPU
CPU動作周波数 LCD系電圧回路 SVD回路
制御レジスタ等 HALT, SLP命令 CLKCHG, OSCC LPWR
SVDON
消費電流については"8 電気的特性"を参照してください。
イニシャルリセット時の各回路系の状態は以下のとおりです。
CPU: 動作状態
CPU動作周波数: 低速側（CLKCHG = "0"）
OSC3発振回路停止状態（OSCC = "0"）
LCD系電圧回路: OFF状態（LPWR = "0"）
SVD回路: OFF状態（SVDON = "0"）
また、LCDパネルの特性により消費電流が数µAのオーダで異なりますので、パネルの選択にも注意が必要 です。
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