パルス幅変調 (PWM) 出力モード

パルス幅変調 (PWM) モードは、内部クロックによって分解能8ビットのPWMパルスを出力する モードです。

タイマスタート後、アップカウンタの値とTC4DRの設定値が一致するとPWM4端子のレベルがL レベルになります。アップカウンタはその後もカウントアップを継続し、アップカウンタがオーバ フローするとPWM4端子はHレベルになり、INTTC4割り込み要求が発生します。

タイマ停止時、PWM4端子はHレベルになります。従ってPWM4端子がLレベルのときにタイマ を停止すると、一周期が設定値よりも短くなることがあります。

TC4DRはシフトレジスタ (2段) 構成で、PWM出力中にTC4DRを書き替えても一周期分の出力

が終了するまで切り替わりませんので、連続的に出力を変更することができます。なお、初回

はTC4DRにデータ設定後、TC4CR<TC4S>によりスタートした時点でシフトされます。

注 1) PWM出力モードはNORMAL1, 2およびIDLE1, 2モードでのみ使用可能です。

注 2) PWM出力モード時、TC4DRへの書き込みは、割り込み要求信号INTTC4割り込みが発生した直後 (通常

はINTTC4割り込みサービスルーチン内) に行ってください。TC4DRへの書き込みとINTTC4割り込みの

タイミングが重なった場合、書き込み途中の値がシフト動作されるため、次のINTTC4割り込みまでの 間、設定値と異なるパルスが出力されることがあります。

図 11-3 PWM 出力モードタイミングチャート (TC4 の例 )

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n 0

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1 n + 1 FF 0 1 n n + 1 FF 0 1 m

m p

n

n m

n

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TC4DR

PWM4端子

INTTC4割り込み要求

タイマF/F TC4CR<TC4S>

第 11章　8ビットタイマカウンタ4 (TC4)

11.3 機能 TMP86CK74AFG

表

11-3 PWM

モード ( 例

: fc = 16 MHz

時

)

TC4CK

NORMAL1/2, IDLE1/2モード

DV7CK = 0 DV7CK = 1

分解能 [ns]

一周期 [µs]

分解能 [ns]

一周期 [µs]

000 – – – –

001 – – – –

010 – – – –

011 500 128 500 128

100 250 64 250 64

101 125 32 125 32

110 – – – –

第 12 章 同期式シリアルインタフェース (SIO)

TMP86CK74AFG

^{は、SIO (}同期型シリアルインタフェース) を1チャネル内蔵しています。SI, SO, SCK端子を通して外部デバイスと接続されます。SI端子はP15、SO端子はP16、SCK端子はP17と兼用 になっています。

これらの端子をシリアルインタフェース端子（SI, SO, SCK端子）として使用する場合、それぞれ各ポー トの出力ラッチを “1” にセットします。

SIO機能

• 送信モード (8ビット)

• 受信モード (8ビット)

• 送受信モード (8ビット)

• 内部、外部クロック選択

• 32バイト送受信兼用バッファ

SIO1のコントロールレジスタのアドレスを表12-1に示します。

12.1 構成

図 12-1 シリアルインタフェース構成図

表

12-1

コントロールレジスタ

SIO1

レジスタ名称 レジスタ番地 シリアルインタフェース

制御レジスタ1 SIOCR1 0019H シリアルインタフェース

制御レジスタ2 SIOCR2 001AH シリアルインタフェース

ステータスレジスタ SIOSR 001BH シリアルインタフェース

データバッファ SIOBUF 001CH

MSB/LSB

SCK SIOCR2

A B C D E F Y G H

SIOSR SIOCR1

SIO

INTSIO

SO SI

SCK fc/2¹³ or fs/2⁵

fc/2⁸ fc/2⁶ fc/2⁵ fc/2⁴ fc/2³ fc/2²

第 12章　同期式シリアルインタフェース(SIO)

ドキュメント内 J-TMP86CK74AFG_Customer.book (ページ 122-125)