LPC111x/LPC11C1xは、システムPLLを使用してコアおよびペリフェラルのクロックを生 成します。
このPLLのブロック図をFigure 4に示します。入力周波数範囲は10 MHz〜25 MHzです。
入力クロックは、位相/周波数検出器（PFD）に直接供給されます。このブロックは入力 の位相と周波数を比較し、位相および/または周波数が一致しない場合に制御信号を生成 します。ループフィルタがこれらの制御信号をフィルタリングし、電流制御オシレータ
（CCO）を駆動することによって、メインクロックとさらに2つの位相（任意）を生成し ます。 CCOの周波数範囲は156 MHz〜320 MHzです。これらのクロックは、プログラマ ブルなポスト分周器により2×Pで分周されて出力クロックを生成するか、出力へ直接送 信されます。次にメイン出力クロックがプログラマブルな帰還分周器により M で分周さ れ、帰還クロックを生成します。位相/周波数検出器の出力信号はロック検出器によって も監視されており、PLLが入力クロックにロックオンすると信号を送出します。
3.10.1 ロック検出器
ロック検出器は、入力クロックと帰還クロックの立ち上がりエッジ間の位相差を計測しま す。 9回以上連続した入力クロック周期でこの差がいわゆる「ロック基準」を下回った場 合に限り、ロック出力はLOWからHIGHに切り替わります。 1回だけ大きすぎる位相差が 発生した場合は、ただちにカウンタがリセットされ、ロック信号がドロップします（それ までHIGH であった場合）。位相計測値が8 回連続して一定の数値未満であることを要求 するのは、入力クロックと帰還クロックの位相と周波数の両方がほぼ一致するまでロック 検出器がロックを示さないようにするためです。それによって偽のロック表示を効果的 に防止でき、グリッチのないロック信号が可能になります。
Fig 4. System PLL block diagram
LOCK DETECT PFD
FCLKOUT pd
analog section
pd cd
/M
/2P
cd PSEL<1:0>
pd
2
MSEL<4:0>
5 irc_osc_clk
sys_osc_clk
SYSPLLCLKSEL FCLKIN
FCCO
LOCK
FT D RAF FT DR
AFT DRA
FT D FT D
RA FT D
RA FT D
RA FT DR
A
3.10.2 パワーダウン制御
PLLクロックが不要な場合に消費電力を抑える目的で、パワーダウンモードが組み込まれ ています。このモードは、パワーダウン設定レジスタ（Table 40）でSYSPLL_PDビットを 1に設定することによってイネーブルになります。このモードのときは、内部電流基準が オフになり、オシレータおよび位相/周波数検出器は停止し、分周器はリセット状態にな ります。一方でパワーダウンモードでは、ロック出力が LOW になり、PLL がロック状態 にないことを示します。 SYSPLL_PDビットを0に設定することでパワーダウンモードが終 了すると、PLLは通常の動作を再開し、入力クロック上でロックを回復した時点でロック 信号をHIGHに切り替えます。
3.10.3 分周比のプログラミング
ポスト分周器
ポスト分周器の分周比はPSELビットによって制御されます。分周比は、Table 8に示すよ うに、PSELビットによって選択されたP値を2倍した値です。これにより、デューティ サイクルが50%の出力クロックが保証されます。
帰還分周器
帰還分周器の分周比はMSELビットによって制御されます。 PLLの出力クロックと入力ク ロック間の分周比は、Table 8に示すようにMSELビットの10進値に1を加えた値です。
分周値の変更
PLLの動作中に分周比を変更することはお勧めしません。変更したMSEL値やPSEL値を分 周器と同期させる方法はないので、カウンタが未定義の値を読み取って、出力クロックの 周波数で無用なスパイクやドロップが発生する危険性があります。分周器の設定を変更 するときは、まずPLL をパワーダウンし、分周器の設定を調整した後に、再度PLLを起 動するという方法をお勧めします。
3.10.4 周波数の選択
PLLの周波数方程式では、以下のパラメータを使用します（Figure 3も参照してください）。
Table 42. PLL frequency parameters Parameter System PLL
FCLKIN SYSPLLCLKSEL マルチプレクサからのsys_pllclkin（システムPLLへの入力ク ロック）の周波数（Section 3.5.9を参照）。
FCCO 電流制御オシレータ（CCO）の周波数、156〜320 MHz。 FCLKOUT sys_pllclkoutの周波数
P システムPLLポスト分周比。SYSPLLCTRLのPSELビット（Section 3.5.3を参照）。
M システムPLL帰還分周器レジスタ。SYSPLLCTRLのMSELビット（Section 3.5.3 を参照）。
FT D RAF FT DR
AFT DRA
FT D FT D
RA FT D
RA FT D
RA FT DR
A (1)
MとPに適した値を選択するには、以下の手順をお勧めします。
1. 入力クロック周波数Fclkinを指定します。
2. M = Fclkout / Fclkinから、希望の出力周波数Fclkoutが得られるようにMを計算します。
3. FCCO = 2 x P x Fclkoutになるような値を探します。
4. すべての周波数および分周器の値が、Table 8で指定された限界値に適合している かを検証します。
Table 43は、SYSPLLCTRL レジスタ（Table 8）を使用して、12 MHz クリスタルオシレー タのPLLを設定する方法を示しています。システムクロック分周器SYSAHBCLKDIVが1に 設定されている場合（Table 18を参照）、メインクロックはシステムクロックと同等です。
3.10.4.2 パワーダウンモード
このモードのときは、内部電流基準がオフになり、オシレータおよび位相/周波数検出器 は停止し、分周器はリセット状態になります。一方でパワーダウンモードでは、ロック出 力が LOWになり、PLL がロック状態にないことを示します。パワーダウン設定レジスタ
（Table 40）でSYSPLL_PDビットを0に設定することによってパワーダウンモードが終了
すると、PLLは通常の動作を再開し、入力クロック上でロックを回復した時点でロック信 号をHIGHに切り替えます。
3.11 フラッシュメモリへのアクセス
システムクロック周波数に応じて、フラッシュメモリへのアクセスはさまざまなアクセス 時間で設定できます。設定は、FLASHCFG レジスタのアドレス 0x4003 C010に書き込み ます。このレジスタはフラッシュ設定ブロックの一部です（Figure 2を参照）。
注意: このレジスタを正しく設定しないと、LPC111x/LPC11C1xのフラッシュメモリが正 常に動作しないことがあります。
Table 43. PLL configuration examples PLL input
clock sys_pllclkin (Fclkin)
Main clock (Fclkout)
MSEL bits Table 8
M divider value
PSEL bits Table 8
P divider value
FCCO frequency
12 MHz 48 MHz 00011 4 01 2 192 MHz
12 MHz 36 MHz 00010 3 10 4 288 MHz
12 MHz 24 MHz 00001 2 10 4 192 MHz
Fclkout = MFclkin = FCCO2P
FT D RAF FT DR
AFT DRA
FT D FT D
RA FT D
RA FT D
RA FT DR
A Table 44. Flash configuration register (FLASHCFG, address 0x4003 C010) bit description
Bit Symbol Value Description Reset
value
1:0 FLASHTIM フラッシュメモリへのアクセス時間。 FLASHTIM +1は、フラッ
シュアクセスに使用されるシステムクロック数に等しくなり ます。
10
00 1システムクロックのフラッシュアクセス時間（最大20 MHz のシステムクロック周波数）
01 2システムクロックのフラッシュアクセス時間（最大40 MHz のシステムクロック周波数）
10 3システムクロックのフラッシュアクセス時間（最大50 MHz のシステムクロック周波数）
11 予約済み。
31:2 - - 予約済み。ユーザーソフトウェアがこれらのビットの値を変
更してはなりません。ビット31:2は読み取ったとおりに書き 戻す必要があります。
<tbd>
FT D RAF FT DR
AFT DRA
FT D FT D
RA FT D
RA FT D
RA FT DR
A