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[PDF] Top 20 J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

... Toshinori HOSOKAWA † , Tomoo INOUE †† , Toshihiro HIRAOKA †∗ , and Hideo FUJIWARA †† あらまし 無閉路順序回路に 対するテスト 系列は ,時間展開モデルを用いて 生成することができる.本論文で は ,時間展開モデルを用いて 生成され るテ スト 系列は( 1)テスト系列長が一定である, ( 2)各外部入力に対する 未定義値 (X) ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... 本論文では ,与えられたトポロジ ーグ ラフに 対し て, クラスタ構成,または クラスタ再構成を行うグラフア ルゴ リズムを考察する.既存多くクラスタ構成法 で は ,クラ スタ 構 成 中にト ポ ロジ ーが 変 化す ると いった頻繁なトポロジー変化は仮定していない [4], [6] . これは ,トポロジ ー変化が 頻繁に 起こるネット ワーク では ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... あらまし 本論文では,階層テスト生成が容易なデータパス性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路テスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でテスト( at-speed ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 連続可検査性とは ,各コア( 各信号線 )に 対し て ,他コア形状を選択することにより,連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う.図 2 では ,時刻 t から連続し た時刻にコ ア 3 各入力端子へテ スト 系列を 印加し ,時刻 t + 1 から 連続し た時刻に 出力され る応答系列を観測するコ ア 3 ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... 4. 2. 1 制御経路決定と DFT 要素付加 各組合せ回路要素に対し,最小付加ハードウェア で実現できる制御経路( 2 入力組合せ回路要素場合 は,互いに共通部分をもたない二つ制御経路)を決 定し, DFT 要素(マルチプレクサ,スルー機能)を付 加する.制御経路を求める組合せ回路要素は,一つず つ処理していくが,先処理で付加した DFT 要素は ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... M 制 御経路, P 3 を M 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M 応答を 連続し て PO で 観測できる.ほとんど 組合せ回路要 素( ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... は ,核回路が 組合せ回路となるので 組合せ回路用テ スト 生成アルゴ リズムでテ スト 生成が 可能( 以下,組 † 奈良先端科学技術大学院大学情報科学研究科,生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... にもかかわらず,両者局所時計が 一致し ないならば , P i は partial reset を行い時計調整をやり直す. プ ロセッサ P i は , P i より早く時計調整を始めたす べてプ ロセッサ,すな わ ち配 列 list に おいて P i よ り前にあるすべてプ ロセッサ局所時計に 対し ,合 わせる,一致確認をする,または 無視し たとき,手続 き ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... 以上で 定義し た演算 / レジ スタ両立グ ラフを用いて , 最小クリーク分割により最適なバ インデ ィングを求め る.最小クリーク分割を求めるとき,演算器数または レジ スタ数に関し て等価なバ インデ ィングは 複数存在 することが 考えられ る.し かし ,それらは 無閉路化 ため スキャンレジ スタ数について 必ずし も等価であ るとは ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... change j = false が 成立し ,根 r が RESET を行い reset r = true と する. reset r = true が 成立し てから ,根 r を 除くす べてプ ロセ スが RESET を行うまでに h ラウンド 要する .このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立.ここから更に ,上と同様にヒープ 順序が 構成され , ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... z に 対する出力錘に おいて , T C に よって 各ス イッチで 選択され る経路だけを考えた部分回路に 対す るト ポ ロジ ーグ ラフ を G ′ と する .ただし ,故障 f C が スイッチ m 故障場合は , m すべて入力を 考慮する.このとき, m 複数入力に対し て,それ らに 到達可能な G ′ ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... メッセージ 欠 落を 避け るため ,配達済み メッセージ を 各 MSS で キュー DELIV MES に 保 存す る .これ ら メッ セ ージ は ,すべ て MH で 配達され たことが 確 認さ れ るとキューから 削除され る.以下では ,このキュー 大きさを 評価する.ここで ,各ハンド オフはある時 間 ǫ 内に 終 了し ,各 MSS は 少な ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... e によって支配され る組合せ回路要素はテスト スケ ジューリングにかかわらず,時分割単一制御並行可検 査性を満たすことができない. e を除去するために , e によって支配され る組合せ回路要素入力に 任意順 序で TMUX を 付加し , e に 到達不能な PI が 存在す る場合はその PI から ,なければ 任意 PI と TMUX を接続する.これを e が カット ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... RCG に対し て最小クリーク分割 [4] を行い,分割後 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中演算に 関す る共有集合に 対し , RCG と 同様マージ を 行 う.演 ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... 近 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ,同 期 周 期 L,通信路帯域幅 逆数 g,パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る.本論文では ,デ ータ数 n 選 択 問題に 対し , p 個プ ロセッサを 用いて BSP モデル上で任意整数 d (1 < ... 完全なドキュメントを参照

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J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

... ラン 生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり,外部出力で 直接値を観測するためマ ルチプレ クサ( テスト マルチプレ クサ )と配線を RTL デ ータパ ス上適切な回路要素前後に 挿入する.こ よ うな 手法に よって 従来手法 [2] で 生じ る第 2 ... 完全なドキュメントを参照

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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

... ログラムテンプレートとは,オペランド値が未決定 テストプログラムであり,テスト対象モジュールに 対し,テストパターン正当化及びテスト応答観測 を行う命令列からなる.この手法では,テンプレート に 対 し ,い く つ か ラ ン ダ ム パ タ ー ン を オ ペ ラ ン ド に与えたシミュレーション結果から回帰解析により制 ... 完全なドキュメントを参照

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J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

... VLSI 大規模化,複雑化に伴い, VLSI テスト はますます困難な問題となっており,テスト費用 削減及びテスト向上が求められている.テスト 費用を示す評価尺度として,テスト生成時間やテスト 実行時間がある.また,テスト質を示す評価尺度と して,故障検出効率がある.故障検出効率は,回路 ... 完全なドキュメントを参照

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J121 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J121 j IEICE 2005 6

J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6

... NOT ゲート出力にはファンアウトがないという回 図 1 ノンロバストテスト可能なパス遅延故障 Fig. 1 A non-robust testable path delay fault. 図 2 パスリーフ化変換(ステップ 1) Fig. 2 The first step of the path-leaf transformation. ... 完全なドキュメントを参照

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