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[PDF] Top 20 J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

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J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

... Genesis テ ストプ ランと同様にデ ータパス外部入力から回路要 素へ任意伝達と ,回路要素が 出力し 得る任意 デ ータパス外部出力へ伝達を保証する.提 案する DFT 手法を 適用し た RTL デ ータパ ス上各 回路要素に 対し てテ スト ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... m とき, M 出力ポート |n − m| ビット信号線 上にテスト MUX を付加する. n > m とき, M 伝搬入力に接続された n − m ビット信号線と付加 したテスト MUX を接続する. n < m とき,新た に外部入力から m − n ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... 4. 2. 1 制御経路決定と DFT 要素付加 各組合せ回路要素に対し,最小付加ハードウェア で実現できる制御経路( 2 入力組合せ回路要素場合 は,互いに共通部分をもたない二つ制御経路)を決 定し, DFT 要素(マルチプレクサ,スルー機能)を付 加する.制御経路を求める組合せ回路要素は,一つず つ処理していくが,先処理で付加した DFT 要素は ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... と定義する. クラスタヘッド に 選択されたノード は ,クラスタ内 及び クラスタ間 接続関係等情報 維持管理といっ た負荷を伴う.また,アプ リケーションレベルでは,ク ラスタヘッド 間論理リン クからなるクラスタヘッド アーキテクチャを考え る.し たが って ,クラスタ数が 少ないと クラスタヘッド アーキテクチャネット ワー クサイズが ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 実動作速度で連 続し たテ スト 系列 印加に 利用可能であ る. c G J は 無閉路であるので ,条件 1 より, c 各入力端子に 対し て, SoC 外部入力から 一つ以上単純経路が 存 在する.更に 条件 3 より,各コアは 一つ 形状が 選択 され , G J ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... M 制 御経路, P 3 を M 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M 応答を 連続し て PO で 観測できる.ほとんど 組合せ回路要 素( ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... 値がど プ ロセ ス 入 力 変数 val 値と も 一致し な いことや ,あるプ ロセ ス入力変数値がど プ ロセ ス作業変数値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... ,もと 演算間経路は共有し た演算器を通るループ となる. よって ,その演算間経路上にあるいずれか変数は ループ を切断するため スキャンレジ スタに 割り当て なければ なら ない .両立可能な 演算間 経 路 長さ , すなわちその経路上にある変数数が 大きければ ,そ うちいずれか ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... にもかかわらず,両者局所時計が 一致し ないならば , P i は partial reset を行い時計調整をやり直す. プ ロセッサ P i は , P i より早く時計調整を始めたす べてプ ロセッサ,すな わ ち配 列 list に おいて P i よ り前にあるすべてプ ロセッサ局所時計に 対し ,合 わせる,一致確認をする,または 無視し たとき,手続 き ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... は ,核回路が 組合せ回路となるので 組合せ回路用テ スト 生成アルゴ リズムでテ スト 生成が 可能( 以下,組 † 奈良先端科学技術大学院大学情報科学研究科,生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... Chikara OHORI †∗ , Michiko INOUE † , Toshimitsu MASUZAWA † , and Hideo FUJIWARA † あらまし 本論文では ,分散移動シ ステムため前後関係保存放送プ ロト コルを提案する.移動計算機は 一 般に 不特定多数であり,計算能力,通信能力が 固定計算機に 比べて著し く劣っているため ,複雑度が 移動計算機 数にできるだけ ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... など 既存手法を用いて ,組合せ回路要素単 体に対し ては十分な故障検出率が 得られ るものとする. これら手法では ,デ ータパスに対し てはテ ストプ ラ ンを生成する.テ ストプ ラン とは ,ゲートレ ベル故 障シミュレ ーシ ョンで与えたパターンと同じ パターン を与え るために ,デ ータパス中各組合せ回路要素に 対し て , TPG ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... RCG に対し て最小クリーク分割 [4] を行い,分割後 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中演算に 関す る共有集合に 対し , RCG と 同様マージ を 行 う.演 ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... 近 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ,同 期 周 期 L,通信路帯域幅 逆数 g,パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る.本論文では ,デ ータ数 n 選 択 問題に 対し , p 個プ ロセッサを 用いて BSP モデル上で任意整数 d (1 < ... 完全なドキュメントを参照

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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

... X 部分が 残っているので ,表 3 に 示すよ うに , X 部分に 対し てランダ ムに 0 又は 1 値を 設定し たテ スト 系列 T ′ を生成する.この T ′ において ,例えば , 時刻 1 から時刻 7 テスト 系列に 着目すると ,テ スト 系列 T 1 , T 2 とは 別テスト 系列であることがわか る. こ ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... ISB-RISC に 対し , C ∗ (S) を 用いた テ スト 生成では , S に 比べ,より多く故障が 検出可能となり,テスト 生成時間もそれぞ れ 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多く故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト ... 完全なドキュメントを参照

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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

... ログラムテンプレートとは,オペランド値が未決定 テストプログラムであり,テスト対象モジュールに 対し,テストパターン正当化及びテスト応答観測 を行う命令列からなる.この手法では,テンプレート に 対 し ,い く つ か ラ ン ダ ム パ タ ー ン を オ ペ ラ ン ド に与えたシミュレーション結果から回帰解析により制 ... 完全なドキュメントを参照

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J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

... 完全スキャン設計法で問題点を解消する手法とし て強可検査性に基づくテスト容易化設計法 [4] や固定 制御可検査性に基づくテスト容易化設計法 [5] がある. これら手法では,データパス強可検査性を利用し ている.強可検査性とは,すべて回路要素に対して, 任意印加・観測を可能とするテストプラン(制 ... 完全なドキュメントを参照

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J121 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J121 j IEICE 2005 6

J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6

... NOT ゲート出力にはファンアウトがないという回 図 1 ノンロバストテスト可能なパス遅延故障 Fig. 1 A non-robust testable path delay fault. 図 2 パスリーフ化変換(ステップ 1) Fig. 2 The first step of the path-leaf transformation. ... 完全なドキュメントを参照

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