[PDF] Top 20 J141 e IEICE 2008 3 最近の更新履歴 Hideo Fujiwara J141 e IEICE 2008 3
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J141 e IEICE 2008 3 最近の更新履歴 Hideo Fujiwara J141 e IEICE 2008 3
... key words: multi-clock domain SoC, test scheduling, test access mecha- nism, power consumption 1. Introduction Today’s SoCs embed hundreds of memory cores and several different types of logic cores obtained from various ... 完全なドキュメントを参照
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J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... x 3 までの制御経路の順序深度は 1 であるので, y 3 ま での制御経路の順序深度が 0 となるように y 3 までの 制御経路 を変更すること で,タイミング調 整を行う. mux1 の伝搬入力 y 5 の取り得る順序深度は, y 0 まで の制御経路上に TM1 ... 完全なドキュメントを参照
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J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
... ,計算能力,通信能力など の点でパフォーマン スが 低いため ,移動端末にかか る負荷が 小さい手法が 望まれ る.分散シ ステムの問題とし て , 端末の移動や ,トポロジーの変化に 伴うオーバヘッド を考慮し なければ ならない.更に ,無線チャネル の帯域幅 の空間再利用の観点など から ,クラスタ構成をすることによって ... 完全なドキュメントを参照
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J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1
... 電子情報通信学会論文誌 2001/1 Vol. J84–D–I No. 1 ト対象回路の外部入力,外部出力のみに付加する.そ して,データパス中の各組合せ回路要素(演算器,マ ルチプレクサなど)ごとにテストを行う.つまり,テ ストパターンをテストパターン生成器から各組合せ回 路要素まで伝搬し,応答をその組合せ回路要素から応 答解析器まで伝搬する.このテストパターン,応答の ... 完全なドキュメントを参照
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J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1
... 値がど のプ ロセ スの 入 力 変数 val の 値と も 一致し な いことや ,あるプ ロセ スの入力変数の値がど のプ ロセ スの作業変数の値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数の値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に ... 完全なドキュメントを参照
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J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る. c の G J は 無閉路であるので ,条件 1 より, c の各入力端子に 対し て, SoC の外部入力から 一つ以上の単純経路が 存 在する.更に 条件 3 より,各コアは 一つの 形状が 選択 され , G J ... 完全なドキュメントを参照
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J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2
... RCG に対し て最小クリーク分割 [4] を行い,分割後の 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器の型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中の演算に 関す る共有集合に 対し , RCG と 同様のマージ を 行 う.演 ... 完全なドキュメントを参照
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J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7
... type3 の制御経路,観測経路を用いることによ り, M に 属するすべての組合せ 回路要素を 同時にテ ストできる.このテ ストの間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つのテ スト セッション M に 対し て ,一つの 制御パターン を 与えれば ,連続クロッ クでテ スト ... 完全なドキュメントを参照
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J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... A BIST Based on Concurrent Single-Control Testability of RTL Data Paths Ken-ichi YAMAGUCHI † , Hiroki WADA †† , Toshimitsu MASUZAWA ††† , and Hideo FUJIWARA † あらまし レジ スタ転送レ ベルデ ータパスの組込み自己テ スト 法とし て ,単一制御可検査性に 基づ ... 完全なドキュメントを参照
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J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照
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J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9
... もつ )ような順序回路のクラスを提案する.更に ,一般の順序回路から 最大展開モデルが 存在する無閉路順序回 路に 変更する部分スキャン 設計法について ,スキャン ハード ウェアオーバヘッド を最小にするスキャンレジ スタ 選択問題を 定式化し ,その問題を解くヒューリステ ィ ックアルゴ リズムを提案する.これ により,部分スキャン 設計に おけ るスキャン ハード ウェアオーバヘッド は ,ホールド ... 完全なドキュメントを参照
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J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
... 行うことが 困難であり,これらの特徴に 対応し た新し い並列計算モデ ルが 望まれ ていた . 本論文では上記の要求に 対応し た並列計算モデ ルで あ る BSP ( Bulk-Synchronous Parallel )モデ ル [9] , 及び その 拡張モデ ルであ る BSP ∗ モデル [2] を 使用し てアルゴ リズムの提案を行う. BSP モデルは Valiant ... 完全なドキュメントを参照
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J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7
... Genesis のテ ストプ ランと同様にデ ータパスの外部入力から回路要 素への任意の値の伝達と ,回路要素が 出力し 得る任意 の値のデ ータパスの外部出力への伝達を保証する.提 案する DFT 手法を 適用し た RTL デ ータパ ス上の各 回路要素に 対し てテ スト ... 完全なドキュメントを参照
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J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7
... T 2 を圧縮し たテスト 系列 T を生成することができる. また ,テ スト 系列 T 1 , T 2 に 示すよ うに ,テ スト 系 列において 0 又は 1 に値が 決定し ている箇所と X で ある箇所は ,すべてのテスト 系列について一定である. この 情報から 複数のテ スト 系列が 圧縮可能か 否かは , テ スト 系列中の値に 関係なく決定できる.よって,テ スト 系列が ... 完全なドキュメントを参照
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J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2
... MSS の地理的,あ るいは ,論理的な 無線通信可能 領域を その MSS のセル と 呼ぶ .あ る MSS のセル 内 に 存在する MH が 別の MSS のセルに 移動すると ,移 動元の MSS と MH との間の無線通信チャネルが 切断 され ,移動先の MSS と MH との間に ... 完全なドキュメントを参照
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J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2
... VLSI の高集積化,大規模化に 伴い,回路の テ スト は ます ま す 重 要で か つ 困 難な 問 題と なって い る [1] .テストの費用を削減するために ,設計の初期の 段階からテ スト 容易性を考慮することが 必要とされ て いる.抽象度の高い動作記述からレジ スタ転送レ ベル ( RTL )の 回路を ... 完全なドキュメントを参照
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J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1
... − 3n − 1 のプロトコルが提案されていた( n:プロセッサ数) .本論文では ,同期時 間 12n の無待機時計合せプ ロトコルを提案する.また,無待機時計合せプロトコルの同期時間の下界が n − 1 であることを証明し ,本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ... 完全なドキュメントを参照
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J112 e IEICE 2004 3 最近の更新履歴 Hideo Fujiwara J112 e IEICE 2004 3
... tion of Science (JSPS) under grant P01735. thermore, due to the increasing design complexity, a sub- stantial amount of test data are required to test an SOC. Several test scheduling techniques have been pro- posed [1], ... 完全なドキュメントを参照
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J125 e IEICE 2006 3 最近の更新履歴 Hideo Fujiwara J125 e IEICE 2006 3
... If N > P(P−1), Eq. (10) is always larger than Eq. (9). There- fore, j = 0 is the solution that minimizes Eq. (8). A typical tester can operate at about 50 MHz and the CUT test frequency in modern DSM circuits ... 完全なドキュメントを参照
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J118 e IEICE 2005 3 最近の更新履歴 Hideo Fujiwara J118 e IEICE 2005 3
... tracting a set of constraints for the datapath logic and the controller. The authors argue that delay defects on the func- tionally untestable paths will not cause any chip failure. In constraint extraction procedure ... 完全なドキュメントを参照
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