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SHARCプロセッサの

プロセッサ・アーキテクチャ

プロセッサ・アーキテクチャ

... FPGA JTAG 回路に接続されま す。 これにより、外部デバッグ・プローブから FPGA 上標準 JTAG イ ンタフェースを介してプロセッサにアクセスできます。 プロセッサ側で は、デバッグ・モジュールがプロセッサ・コア内部信号に接続されま す。 デバッグ・モジュールには、プロセッサに対してマスク不能な制御 ...

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ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル (TRM)、第11章:SD/MMC コントローラ

ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル (TRM)、第11章:SD/MMC コントローラ

... CRC ステータ・ススタート・ビットがデータ・ブロック終了後に 2 クロック・ サイクルで受信されない場合、CRC ステータス SBE は rintsts レジスタに ebe ビットを設定し、データ転送が終了したことにより、BIU に通知されます。 send_auto_stopビットはcmdレジスタが1に設定されている場合、 SD/SDIO STOPコ ...

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USB 2.0 OTGコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

USB 2.0 OTGコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

... パケット FIFO コントローラ パケット FIFO コントローラ(PFC)は、SPRAM 内にあるデータ FIFO バッファを介し て、MAC で AIU を接続します。デバイス・モードでは、単一 FIFO バッファが IN エ ンドポイントごとに実装されています。ホスト・モードでは、単一 FIFO バッファ は、すべて周期(アイソクロナスおよび割り込み) OUT ...

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内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで ハードウェアとソフトウェアの両方の観点から知識を得ることを目的とし Verilog HDL によるシングルサイクルの割込みプロセッサを設計した 設計したプロセッサは

内容概要本論文では 割込みの目的や原理を理解するとともに ハード / ソフト協調学習システムを用いて割込みプロセッサを設計することで ハードウェアとソフトウェアの両方の観点から知識を得ることを目的とし Verilog HDL によるシングルサイクルの割込みプロセッサを設計した 設計したプロセッサは

... MIPS サブセット として定義された教育マイクロプロセッサである。ハードウェアを学習する面では、シミ ュレータで理解したプロセッサ知識を基に、HDL によるプロセッサ設計を行う。そして 学習者が設計したプロセッサを検証、評価することによってプロセッサ設計能力を習得す ...

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JAIST Repository: クラスタ型データパスによるスーパースカラプロセッサの低消費電力化

JAIST Repository: クラスタ型データパスによるスーパースカラプロセッサの低消費電力化

... 社団法人 情報処理学会, 佐藤幸紀/鈴木健一/中村 維男, 情報処理学会論文誌:コンピューティングシステ ム, 48(SIG13(ACS19)), 2007, 84-94. ここに掲載し た著作物利用に関する注意: 本著作物著作権は (社)情報処理学会に帰属します。本著作物は著作権 者である情報処理学会許可もとに掲載するもので ...

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Niosエンベデッド・プロセッサ プログラマ・リファレンス・マニュアル ver.1.1 Mar01

Niosエンベデッド・プロセッサ プログラマ・リファレンス・マニュアル ver.1.1 Mar01

... 登録商標です。 Microsoft は Microsoft Corporation 登録商標、Windows は同社商標です。Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera ...

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Vivado Design Suite ユーザー ガイド: エンベデッド プロセッサ ハードウェア デザイン (UG898)

Vivado Design Suite ユーザー ガイド: エンベデッド プロセッサ ハードウェア デザイン (UG898)

... ド コ ピーにア ク セ ス で き る も と 想定 さ れます。 こ ため、 ETM は ウ ェ イ ポ イ ン ト と 呼ばれ る プ ロ グ ラ ム実行特定点でのみ ト レース を生成 し ます。 こ れに よ り 、 ETM で生成 さ れ る ト レース データ量を削減で き ます。 ウ ェ イ ポ イ ン ト は、 例外な ど、 プ ロ グ ラ ム フ ...

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インテル(R) Itanium(R) 2 プロセッサ・ハードウェア・デベロッパーズ・マニュアル

インテル(R) Itanium(R) 2 プロセッサ・ハードウェア・デベロッパーズ・マニュアル

... 2 プロセッサは、内部温度センサを使用して、 致命的な加熱状態から保護される。このセンサは、偽りトリップが発生しないように、通常 動作温度より十分に高い温度に設定される。プロセッサが温度トリップ状態に移行すると、デー タは失われる。この状態は、THRMTRIP# ピンアサートによってシステムに通知される。この信 ...

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I2Cコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

I2Cコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

... クロック同期化 2 つ以上マスタが同時にバス情報を転送しようとすると、SCL クロックをアービ トレーションして同期する必要があります。すべてマスタは、メッセージを転送 するために独自クロックを生成します。データは、SCL クロック High 期間中で のみ有効です。クロック同期化は、SCL 信号にワイヤ AND 接続を使用して実行され ...

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JAIST Repository: 組込みプロセッサ向けキャッシュフィル制御方式

JAIST Repository: 組込みプロセッサ向けキャッシュフィル制御方式

... からブロックが追い出されるときに,追い出される対象 ブロックと当該ブロックが対応するキャッシュ内セットにあるブロックとでリプレース 対象を決定する.リプレース対象ブロック決定は各ブロックが持つアクセス時刻を記録 するタイムスタンプによって Access Interval が計算されることにより,行われる. victim cache と比べた場合 TBLF ...

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インテル(R) Itanium(R) 2 プロセッサ・リファレンス・マニュアル:ソフトウェアの開発と最適化

インテル(R) Itanium(R) 2 プロセッサ・リファレンス・マニュアル:ソフトウェアの開発と最適化

... リターン以外間接分岐予測されるターゲットは、ハードウェア・テーブルからではなく、そ 間接分岐ソース分岐レジスタから抽出される。このことはさまざまな意味を持っている。 Itanium 2 プロセッサでは、間接分岐には常にペナルティが発生する。正しく予測された間接分岐 では、2 ...

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JAIST Repository: パワフルマネジメント -革新的プロセッサの開発プロジェクトにおけるトップマネジメントが果たす役割-

JAIST Repository: パワフルマネジメント -革新的プロセッサの開発プロジェクトにおけるトップマネジメントが果たす役割-

... Impact of Top Management on The Innovative Processor Development Project Sadaaki Shinjo School of Knowledge Science, Japan Advanced Institute of Science and Technology September 2007.. K[r] ...

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HP-UX(Itaniumプロセッサファミリアーキテクチャ)版SAS 9.1.3 使用上の注意点

HP-UX(Itaniumプロセッサファミリアーキテクチャ)版SAS 9.1.3 使用上の注意点

... 著作権保護を受ける本書使用範囲は制限されています。許される使用範囲とは、使用者システム に保存して端末に表示すること、本書が提供された目的である、SAS プログラミングおよびライセンス プログラムインストール・サポート責任者が使用するために、必要な部数だけコピーすること、およ ...

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最適構成理論に基づく高安全知能自動車用VLSIプロセッサチップファミリの開発

最適構成理論に基づく高安全知能自動車用VLSIプロセッサチップファミリの開発

... TOUR : Tohoku University Repository コメント・シート 本報告書収録学術雑誌等発表論文は本ファイルに登録しておりません。なお、このうち東北大学 在籍研究者論文で、かつ、出版社等から著作権許諾が得られた論文は、個別に TOUR に登録 ...

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JAIST Repository: パワフルマネジメント -革新的プロセッサの開発プロジェクトにおけるトップマネジメントが果たす役割-

JAIST Repository: パワフルマネジメント -革新的プロセッサの開発プロジェクトにおけるトップマネジメントが果たす役割-

... 『いままでは大型コンピュータから PC までクライアント機として発展し てきた。高速クロック、広大なメモリや仮想記憶など技術等。リアル ワールドはバーチャルワールドより広大。どんなに高速なコンピュータを もってきても処理できないんじゃないか。なんでできないんだろうと考え たとき、制約となるはコンピュータアーキテクチャそのものだと気づ ...

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AM571x Sitaraプロセッサシリコン・リビジョン2.0 datasheet (Rev. G)

AM571x Sitaraプロセッサシリコン・リビジョン2.0 datasheet (Rev. G)

... Neon™拡張機能を持つシングルコアArm Cortex-A15 RISC CPUと、TI C66x VLIW浮動小数点DSPコアによ り、プログラムが可能です。Armプロセッサにより、開発者は制御機能と、DSPおよびコプロセッサ上でプログラムさ れるビジョン・アルゴリズムとを分離して、システム・ソフトウェア複雑性を低減できます。 さらに、TIはArmおよびC66x ...

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システム必要条件--HP-UX(Itaniumプロセッサファミリアーキテクチャ)版SAS Foundation

システム必要条件--HP-UX(Itaniumプロセッサファミリアーキテクチャ)版SAS Foundation

... 最低限必要なメモリ容量 ·································································································2 サポート端末 ...

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JAIST Repository: FPGA用ソフトプロセッサのための自動最適化コンフィギュレータの構築 [課題研究報告書]

JAIST Repository: FPGA用ソフトプロセッサのための自動最適化コンフィギュレータの構築 [課題研究報告書]

... Secondly, this configurator selects actually used resources such as multiplexers, stall detection units, forwarding detection units, comparison circuits, the multiplier, and the divider,[r] ...

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JAIST Repository: FPGA用ソフトプロセッサのための自動最適化コンフィギュレータの構築 [課題研究報告書]

JAIST Repository: FPGA用ソフトプロセッサのための自動最適化コンフィギュレータの構築 [課題研究報告書]

... WB MUX1 ALU 演算結果かメモリリード値か選択 WB MUX2 書き込みレジスタ値として PC+8 を用いるか選択 3.2 フォワーディング パイプラインで構成されるプロセッサでは,前命令実行結果を次命令が使う場 合,その結果がレジスタに格納されてから利用できるため,直後命令は,結果がレジス ...

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Vivado Design Suite ユーザー ガイド : エンベデッド プロセッサ ハードウェア デザイン (UG898)

Vivado Design Suite ユーザー ガイド : エンベデッド プロセッサ ハードウェア デザイン (UG898)

... Zynq-7000 AP SoC では、Vivado IP インテグレーターを使用して、XML 形式アプリケーションでハー ドウェア プラットフォーム情報をほかデータ ファイルと共に取り込みます。これら情報がソフトウェア デザイン ツールで使用され、ボード サポート パッケージ ライブラリが作成およびコンフィギュレーション され、コンパイラ オプションが推論され、プロセッシング ...

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