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成果:チュートリアルのデザインを改造してLチカ

PlanAhead ソフトウェア チュートリアル : RTL デザインと CORE Generator を使用した IP の生成

PlanAhead ソフトウェア チュートリアル : RTL デザインと CORE Generator を使用した IP の生成

... • 『フロアプラン手法ガイド』 (UG633) – フロアプランヒント情報 http://japan.xilinx.com/support/documentation/sw_manuals/xilinx12_2/Floorplanning_Methodology_Guide.pdf • 『階層デザイン手法ガイド』 (UG748) – PlanAhead ...

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チュートリアル薄膜材料デバイス研究会の研究集会では 初学者への教育と研究集会をより深く理解する目的で 研究集会に先立って チュートリアルを実施している 今回は 期待デバイスの徹底理解 と題して 2 人の講演者をお招きした まず 名古屋大学の宮崎誠一先生に ナノ構造制御で展開する電子デバイス開発 -

チュートリアル薄膜材料デバイス研究会の研究集会では 初学者への教育と研究集会をより深く理解する目的で 研究集会に先立って チュートリアルを実施している 今回は 期待デバイスの徹底理解 と題して 2 人の講演者をお招きした まず 名古屋大学の宮崎誠一先生に ナノ構造制御で展開する電子デバイス開発 -

... 今年で 9 回目迎えた薄膜材料デバイス研究会は 166 名参加者と 56 件一般投稿論文 集め、2012 年 11 月 2 日(金)、3 日(土) 2 日間に渡り、なら 100 年会館(奈良市)にて開催された。 年 1 回開催される本研究集会では、全国から研究者や技術者が集い、薄膜材料技術、デバイス作 ...

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Zynq-7000 SoC: エンベデッド デザイン チュートリアル (UG1165)

Zynq-7000 SoC: エンベデッド デザイン チュートリアル (UG1165)

... こ 章で設計 た CDMA ベース シ ス テ ム ボー ド で実行する には、 アプ リ ケーシ ョ ン ソ フ ト ウ ェ アが必要です。 こ こ では、 CDMA ベース ス タ ン ド ア ロ ン アプ リ ケーシ ョ ン ソ フ ト ウ ェ アについて詳細に説明 ます。 アプ リ ケーシ ョ ン ソ フ ト ウ ェ ...

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参考情報 参考 1 生息地ヘクタール法の改良 ( 参考 :BBOP デザインハンドブック (2009)) 国際的な研究プロジェクトである BBOP(Business and Biodiversity Offsets Programme) では その成果の一つであるデザインハンドブックを作成し 生態系

参考情報 参考 1 生息地ヘクタール法の改良 ( 参考 :BBOP デザインハンドブック (2009)) 国際的な研究プロジェクトである BBOP(Business and Biodiversity Offsets Programme) では その成果の一つであるデザインハンドブックを作成し 生態系

... 国土交通省国土計画局・都道府県企画部局)、理念等踏まえ具体的目標像やその実現手法 計画する「構想策定者」(エコロジカル・ネットワーク形成図るため、目指すべき姿等 計画として作成する者、例えば都道府県・市町村)、さらに個別取組によって具体的に形 ...

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Zynq UltraScale+ MPSoC: エンベデッド デザイン チュートリアル (UG1209)

Zynq UltraScale+ MPSoC: エンベデッド デザイン チュートリアル (UG1209)

... っ 、 明示、 黙示、 法定問わず (商品性、 非侵害、 特定目的適合性保証含みますが こ れ ら に限 ら れません)、 すべて保証お よび条件負わない (否認する) も ます。 ま た、 (2) ザ イ リ ン ク ス は、 本情報 (貴殿ま たは 貴社に よ る ...

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Vivado Design Suite チュートリアル IP を使用した設計 (UG939)

Vivado Design Suite チュートリアル IP を使用した設計 (UG939)

... Vivado チュートリアル : IP 使用た設計 概要 Vivado™ Design Suite では、IP 中心デザイン フローが提供されおり、デザインおよびアルゴリズム 再利用可能な IP に簡単に変換できるようになっいます。次図に示すように、Vivado IP カタログ ...

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デザイン解析およびフロアプラン チュートリアル : PlanAhead ツール (UG676)

デザイン解析およびフロアプラン チュートリアル : PlanAhead ツール (UG676)

... 手順 13 : タイミング クリティカルな階層フロアプラン タイミング クリティカルな階層や、制限された内部接続持つ I/O と通信する階層フロアプランすると、タイミング パフォーマンスが改善できます。前手順では、 usbEngine1 および usbEngine0 がチップ左側 I/O と通信い ...

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経営デザインシートは 将来に向けて自社が持続的に成長するために 将来の経営の基幹となる価値創造メカニズム ( 資源を組み合わせて企業理念に適合する価値を創造する一連の仕組み ) をデザインして移行させるためのシートである これまで価値を創造してきた実績のある価値創造メカニズムをまず把握し 環境変化を

経営デザインシートは 将来に向けて自社が持続的に成長するために 将来の経営の基幹となる価値創造メカニズム ( 資源を組み合わせて企業理念に適合する価値を創造する一連の仕組み ) をデザインして移行させるためのシートである これまで価値を創造してきた実績のある価値創造メカニズムをまず把握し 環境変化を

... ・事業を通じて社会や顧客から得きたもの記載する。例えば、社会的信 用、顧客から得たデータなどが挙げられる。 【ビジネスモデル「収益仕組み」】 ※報告書第2第章第2節第2項参照 ビジネスモデル構成要素意識た上で、それら要素組み合わせどの ...

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CaptionTube を使った字幕作成と授業デザイン:インタビュー動画を利用して

CaptionTube を使った字幕作成と授業デザイン:インタビュー動画を利用して

... IT 利用た外国語教育実践」【主催:「中国語教育におけるワンコンテンツ・マルチユースに 基づく実践的教材共有モデル化」(科研費・基盤研究(C)・課題番号:25370665)、共催:「EPUB (電子書籍)による音声入り外国語教材開発と検証」 (科研費・基盤研究(C)・課題番号:25370642)、 ...

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Vivado Design Suite チュートリアル : デザイン フローの概要 (UG888)

Vivado Design Suite チュートリアル : デザイン フローの概要 (UG888)

... モード デザイン ツールでデザイン プロセスおよびデザイン データが自動的に管理たい場合もあれば、ソー スおよびプロセス自分で管理する必要がある場合もあります。Vivado Design Suite では、デザイン ソ ース ファイル管理、合成およびインプリメンテーション結果保存、デザイン ...

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Zynq-7000 All Programmable SoC : エンベデッド デザイン チュートリアル (UG1165)

Zynq-7000 All Programmable SoC : エンベデッド デザイン チュートリアル (UG1165)

... ー初期化 、 転送先 メ モ リ バ ッ フ ァ ーにすべてゼ ロ 書き込む こ と で こ れ ク リ ア ます。 次に、 アプ リ ケーシ ョ ン ソ フ ト ウ ェ アは、 転送元バ ッ フ ァ ーお よ び転送先バ ッ フ ァ ー開始位置提供 CDMA レ ジ ス タ セ ッ ト ...

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ユニバーサルデザインについてのアンケート結果 県では 平成 17 年に 淡海ユニバーサルデザイン行動指針 を策定し ユニバーサルデザインの考え方を浸透させるための取組を進めてきたところです 平成 30 年 5 月に バリアフリー法 の一部改正があり 本県も県民全体でユニバーサルデザインを進める節目に

ユニバーサルデザインについてのアンケート結果 県では 平成 17 年に 淡海ユニバーサルデザイン行動指針 を策定し ユニバーサルデザインの考え方を浸透させるための取組を進めてきたところです 平成 30 年 5 月に バリアフリー法 の一部改正があり 本県も県民全体でユニバーサルデザインを進める節目に

... ・公共機関については比較的整備されいるように感じいる。 ・ベビーカー押し町に出みるとエレベーターが遠かったり、通路が狭かったことがあった。気軽に出かけられ る街になっ欲しい。 ...

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Vivado Design Suite チュートリアル : デザイン解析およびクロージャ テクニック (UG938)

Vivado Design Suite チュートリアル : デザイン解析およびクロージャ テクニック (UG938)

... リソースがタイル状に表示されます。タイル内 サイトには、ネットリスト インスタンス配置できます。使用可能なサイトには、SLICE、RAM、MULT、DSP などがあり、サ イトに含まれいるオブジェクト タイプによって [Device] ビューで異なる形と色で表示されます。スライスはザイリンクス FPGA 基本的な構築ブロックであり、内容はデバイス ...

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目次 e-gov 全体 デザインを刷新しています... 1 (1) Web サイトを再編します... 1 (2) ビジュアルデザインに統一感を持たせています... 1 (3) 名称を変更します... 2 (4) ロゴも変えます 提供サービスを棚卸ししました... 4

目次 e-gov 全体 デザインを刷新しています... 1 (1) Web サイトを再編します... 1 (2) ビジュアルデザインに統一感を持たせています... 1 (3) 名称を変更します... 2 (4) ロゴも変えます 提供サービスを棚卸ししました... 4

... 行政機関個人情報ファイル簿に関する情報検索できる個人情報保護については、e-Gov 更 改に先立ち、昨年度 Web アクセシビリティ対応目的とた機能改修実施たことから、検索 UI 変更やスマートフォン対応も既に完了おり、更改に伴う変更内容は最も少ない結果とな ...

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Tutorial TU0110 (v1.7) May 26, 2008 このチュートリアルでは 回路図エディタからデザイン情報を転送する前の準備として必要に応じて行う ボードシェイプの定義や作画シートの設定 レイヤの設定 キープアウトの設定方法などを紹介します PCB PCB PCB ボードシェイプ

Tutorial TU0110 (v1.7) May 26, 2008 このチュートリアルでは 回路図エディタからデザイン情報を転送する前の準備として必要に応じて行う ボードシェイプの定義や作画シートの設定 レイヤの設定 キープアウトの設定方法などを紹介します PCB PCB PCB ボードシェイプ

... デザインルール設定 これでデザインルール設定する準備ができました。PCB エディタでデザインルール設定するには、PCB Rules and Constraints Editor ダイアログ(Design » Rules)使っ行います。 あるいは、Design Rule Wizard(Design » Rule ...

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Qsysシステム・デザイン・チュートリアル

Qsysシステム・デザイン・チュートリアル

... デバッグ・リセット出力インタフェース(jtag_debug_module_reset) cpu_subsystem からエクスポートます。デザインは、この Nios II リセット出力 、Nios II プロセッサ・コードまたは JTAG インタフェースによってリセットされ る必要あるコンポーネント・リセット入力、および Nios II ...

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RTL デザインおよび IP の生成チュートリアル : PlanAhead デザイン ツール (UG675)

RTL デザインおよび IP の生成チュートリアル : PlanAhead デザイン ツール (UG675)

... RTL デザイン ルール チェック (DRC) 実行 PlanAhead では RTL デザインで実行できるデザイン ルール チェック (DRC) が提供されいます。この中には LINT 形式 RTL チェックで、消費電力やパフォーマンス改善に対する提案が表示されるものもあります。ま た、RTL ...

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デザインの保持チュートリアル : PlanAhead デザイン ツール (UG747)

デザインの保持チュートリアル : PlanAhead デザイン ツール (UG747)

... • 問題なかったインプリメンテーション結果プロモート • 最上位パーティションアップデート • 変更ないパーティションインポート、修正された最上位に対して合成とインプリメンテーション再実行 このチュートリアルでは、PlanAhead ...

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チーム デザイン チュートリアル (UG839)

チーム デザイン チュートリアル (UG839)

... • 各チーム メンバー ブロック配置は初回実行で満たされいる。 複雑なデザイン場合、統合何回か実行する必要がある場合もあるので、このチュートリアルで説明する手順 必要に応じ繰り返します。 この時点で、各チーム メンバー プロジェクトで、このプロモートされた統合結果からほかチーム ...

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