Datasheet FPGA ASIC スケジューリング スケジューリングスケジューリング スケジューリング スケジューリング スケジューリングスケジューリング スケジューリング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング アーキテクチャへのマッピング 編集 編集編集 編集////コンパイルコンパイルコンパイルコンパイル 編集 編集編集 編集////コンパイルコンパイルコンパイルコンパイル アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 アーキテクチャの生成 RTL RTL RTL RTLコードの生成コードの生成コードの生成コードの生成 RTL RTL RTL RTLコードの生成コードの生成コードの生成コードの生成 アーキテクチャ アーキテクチャ アーキテクチャ アーキテクチャ 最適化 最適化最適化 最適化 ソースコードの ソースコードの ソースコードの ソースコードの チューニング チューニングチューニング チューニング パフォーマンスの解析 パフォーマンスの解析 パフォーマンスの解析 パフォーマンスの解析 ANSI C 論理合成 論理合成論理合成 論理合成 HW Resource Library HW Resource Library HW 資源 資源 資源 資源 Library ベンダのHDL 既存のHDL SystemC • CCC言語からのハードウェア開発C言語からのハードウェア開発言語からのハードウェア開発言語からのハードウェア開発 • SystemCサポート(サブセット)
・
自動アーキテクチャ合成 • 最新技術のデータフロー解析 • 資源の配置と割り当て • スケジューリングの自動化とコントローラの 生成 • 詳細なパフォーマンス解析機能 • パイプライン化されたVLIWアーキテクチャ のコントローラ • ASICとFPGAへのインプリメンテーション・パス 製品Ver2.3の主な特徴 • C/HDLテストベンチ生成 • サイクル・アキュレート、ビット・アキュレート のＣモデル生成 • VHDL (IEEE 1076-1987) 出力 • Verilog (IEEE 1364-1995) 出力 • サポートプラットフォームWinNT4.0(SP5), Sun Solaris7,HP-UX 11.00 RedHat Linux6.2
A|RT Designer/Pro
A|RT Designer はA|RT Libraryで提供する固定小数点のデータタイプだけでなく、ANSI C言語 やSystemCの主なサブセットもサポートします。コンパイル方法は、洗練されたデータフロー解 析手法（特許出願中）を使用します。ソースプログラム上で並列処理 の存在を検出し、正確な 表示にします。この情報によって、より最適化されたアーキテクチャの使用よる、開発を可能にし ます。 A|RT Designerは、 「コア」リソースを使い、目的の ハードウェアアーキテクチャを、高度に定義しま す。そして、実際のあらゆる設計に対応するため 、加算器、乗算器、ALUおよびメモリなどのリソー スは、高度にパラメータ化された包括的なセットを 使用します。次に、レジスターファイル、マルチプ レクサー、スリーステートバッファ、およびバスのよ うな補助的な資源は、すべてツールにより自動的 に挿入されます。また、高いオープン指向のツー ルであり、多様なインプリメンテーションおよび新 しいリソースのデータタイプを迅速かつ容易に、 取り込むことができます。 ツールオプションとpragmaによってそれぞれコントローできます。 Cコードの編集/コンパイル アーキテクチャの生成 A|RT Designer
A|RT DesignerA|RT Designer
A|RT Designerは・・・は・・・は・・・は・・・
アルゴリズム（アルゴリズム（Cアルゴリズム（アルゴリズム（CCC言語）から論理合成可能な、言語）から論理合成可能な、言語）から論理合成可能な、Verilog言語）から論理合成可能な、Verilog HDLVerilogVerilog HDLHDLおよびHDLおよびおよびVHDLおよびVHDLVHDLを出力します。VHDLを出力します。を出力します。を出力します。 そのツール、リソースの割り当て、スケジューリング、ユーザ定義ライブラリの自動挿 そのツール、リソースの割り当て、スケジューリング、ユーザ定義ライブラリの自動挿そのツール、リソースの割り当て、スケジューリング、ユーザ定義ライブラリの自動挿 そのツール、リソースの割り当て、スケジューリング、ユーザ定義ライブラリの自動挿 入などを対話形式で行い、最適化されたアーキテクチャーを探索できます。最適化の過 入などを対話形式で行い、最適化されたアーキテクチャーを探索できます。最適化の過入などを対話形式で行い、最適化されたアーキテクチャーを探索できます。最適化の過 入などを対話形式で行い、最適化されたアーキテクチャーを探索できます。最適化の過 程において、分析・調査しながら、パフォーマンス、回路規模などのトレードオフが設 程において、分析・調査しながら、パフォーマンス、回路規模などのトレードオフが設程において、分析・調査しながら、パフォーマンス、回路規模などのトレードオフが設 程において、分析・調査しながら、パフォーマンス、回路規模などのトレードオフが設 計者の意のままにハードウェアに反映できます。 計者の意のままにハードウェアに反映できます。計者の意のままにハードウェアに反映できます。 計者の意のままにハードウェアに反映できます。 標準的なCコードによって記述された、ビヘイビアレベルの高度なアルゴリズムを、コンパイル し「プロセッサ」ライクなアーキテクチャを対話的に設計することができます。 Cコードは、アー キテクチャ上に、データパス資源として、指示されたオペレーションとファンクションに割り当てら れます。そして、自動的に配線され、ローカルなメモリーを生成し、レジスタ転送レベルで、スケ ジューリングを行います。最終的に、データパスとコントローラは結合され、合成可能なHDLを 出力します。アーキテクチャの構成は、様々な合成オプションと、pragmaにより簡単に変更する ことが出来ます。
A|RT Designer
A|RT Designer
A|RT Designer
A|RT Designerは、次の
は、次の
は、次の
は、次の
５つのステップ
５つのステップ
５つのステップ
５つのステップ
によって、
によって、
によって、
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Ｃ言語から
Ｃ言語から
Ｃ言語から
Ｃ言語からHDL
HDL
HDL
HDLまでの作成を実行致します。
までの作成を実行致します。
までの作成を実行致します。
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①
②
ALU MULT RAM ROM IN OUT branch logic A|RT Designer によって、スループット、 クロックスピード、サイズを最適化し、さ まざまなアーキテクチャの開発を実現し ます。また、コンフィギャブルなVLIW構 造のコントローラは、並列処理と性能を スケーラブルに選択できます。 2 page Datasheetマッピングでは、C言語記述で使われている全ての変数を、利用可能なメモリータイプ に割り付け、また全てのオペレーションはデータパス資源にします。そしてレジスタ転 送表現に翻訳されます。これは、 C-ソースのタイミング概念のないRT-表現として、目 的のアーキテクチャ上に示します。 アーキテクチャへのマッピング
③
スケジューリングにおいて、データ・フローとハードウェア制限をしている時、レジスタ転送は、 できる限り少ないマシーンサイクルに、時間軸を設定します。このように、並列処理において すべての変数は、全体で最小限のレジスターで済むようにされ、個別のレジスターフィールド に割り当てられます。また、設計の制約により、異なるスケジューリング方法(ASAP, ALAP, ALAP Greedy)を選択することができます。ループホールディングループホールディングループホールディング、タイムループホールディループホールディング タイムループホールディタイムループホールディタイムループホールディ ング ング ング ング、ピープホール最適化ピープホール最適化ピープホール最適化、ライフタイム最適化ピープホール最適化 ライフタイム最適化ライフタイム最適化ライフタイム最適化のような先進的な方法によって、スケジュール /レジスタ使用率を、さらに高めることができます。 スケジューリングの後、各々のCコ ードがどのくらいマシーンサイクル を費やしているか、明確に表示され ます。ユーザーは、スケジューリング の概要を把握することができ、さら に、ワン・クリックするだけで、詳細 なビューとレポートが示されます。 スケジューリング④
生成のステップで、設計の完了です。 データパスとコントローラは合成され、 VHDL (IEEE 1076-1987) もしくは Verilog (IEEE 1364-1995)で出力され ます。テストベンチは、自動的に生成 され、迅速にCソースコードの検証が できます。合成された、スクリプトファイ ルは、最新の論理合成ツールで使用 できます。 RTLコードの生成⑤
0 50 100 150 200 250 300 1 2 3 4 5 cy cl e s 10500 11000 11500 12000 12500 13000 13500 14000 ar e a 通常のデザイン規模であれば、わずか一 日で、いく通りもの設計パターンを評価す ることができます。 (速度 ) (ゲート数 ) Datasheet強力なビルトイン解析 設計者は、ソースコードを変更することなく、資源の配置、割り当ておよびスケジューリングを、 パラメータによって操作し、詳細に設定できます。ツールは高速であり、さまざまな設計オプショ ンを試すことが可能となりアプリケーションに最適な設計を実現します。例えば、ユーザは、加 算器、乗算器、レジスタの追加や配線による性能に対する影響を確認しながら、チップ面積や 性能を決定することができます。同様の方法において、スループットを増やし、クロックを下げる など、同じ性能を維持したまま、消費電力を減らす設計が可能です。アーキテクチャーレベル における最適化は、RT-レベルまたは論理合成での最適化よりも、大幅な改良が容易であり、 好結果をもたらします。 A|RT Designerのデザインレポートは、広範な情報を強力なグラフィカルビュー・アーキテクチャ強力なグラフィカルビュー・アーキテクチャ強力なグラフィカルビュー・アーキテクチャ強力なグラフィカルビュー・アーキテクチャ ビュー ビュー ビュー ビューとクロスリファレンスクロスリファレンスクロスリファレンスクロスリファレンスで表示します この機能によって、設計者は生きたデータを確認し、種 々のデザイン(例；コアやバスの動作)の仕様を関連付けさせることによって、デザインのより深い 考察、潜在的な問題点やボトルネックをいち早く抽出することができます。 4 page ロードビューによってユーザはどのコアまたはメモリ資源の利用率が高く、どれ が低いかを識別できます。これはデザインのアーキテクチャ性能を最大化する 為に重要な機能です。 Datasheet
直感的なユーザーインタフェースは、個々の合成ステップにおいて、さまざまな情 報をユーザーに提供致します。 ライフタイムビューは全ての変数がいつどの ように生成され消費されるのかを視覚化しま す。設計者はこれでレジスタ利用を明らかに でき、パフォーマンスとレジスタサイズを比較 検討することが出来ます。 5 page セッション比較機能はにより、現在のデザイ ンを他のデザインと比較でき、A|RT Designer の全てのレポートに対して適用できます。 更にソースコードとプラグマファイルを以前の デザインのものと比較する事ができます。 セッション比較のオーバービューは両方のデ ザインの全ての重要なパラメータやデザイン 間の相違点を青色でハイライト表示します。 Datasheet
簡単なライブラリ登録 独自のコアリソースライブラリ作成 を簡単かつ集中的に行うことがで きるライブラリマネージャです。 リソース毎に独自に次のデータを 登録できます。 – 入出力、命令セットおよびタイミ ングからなる動作モデルを記述し たプラグマファイル – C++ の関数記述 – VHDL コード – Verilog コード 更にライブラリマネージャによりユー ザ定義コアを別のデザインで利用 することが簡単になります。 A|RT Designerにてアーキテクチャを作るとき、ALU 、乗数器、メモリなど、ツールに付属した デフォルトのリソースを選択することができます。しかしながら、Cソースの計算集中的なファン クションブロックに対しては、ツールは、自動的にそのブロックを１サイクルで実行する専用の コアリソースを１つあるいはそれ以上生成することができます。 Ｃソースのそのブロックを専用 コア化するかなど自由に指定することができ、また生成された専用コアリソースは、別の設計 に流用することもできます。 A|RT Designer で作成されたデ ザインをグラフィカルに表示する ことができます。このビューにより データパスをグラフィカルに確認 することができ、個々のコンポー ネントや接続状況をハイライト表 示することができます。ビュー上 のリソースをダブルクリックするこ とにより、より詳細な情報を含む アーキテクチャーリポートを呼び 出すことができます。上の例のよ うに接続ラインが選択された場合、 接続ラインは赤で表示され、接 続の詳細を記述したテキストレポー トが表示されます。デザイン中で 使用されているコアリソースにつ いても同様の操作が可能です。 Datasheet 強力な専用ライブラリ生成機能 6 page
A|RT Designerでは、ASICまたはXilinx Virtex、 Virtex-E、 Spartan、 Spartan-Ⅱ、XC4000、 Altera APEX FPGAシリーズそれぞれへのデザインのマッピングを選択できます。 ＦPGAは、一般にオンチップRAM,ROM, 専用の乗算機など、特別なリソースを含んでおり、こ れらのリソースの使用を最適に行うことにより、より速く、より効果的な設計が可能になります。 例えば、A|RT Designerでは、生成されたRAMをオンチップRAMにマッピングすることをプラグ マファイルを使用することにより簡単に行えます。これにより、 FPGA利用のプロトタイピングは 、非常に単純化されるようになります。 C言語での設計の利点の１つは、シミュレーションのスピードです。A|RT Designerによって生成 されるテストベンチは、デザインの機能動作を高速にシミュレーションするのを可能にしておりま した。 新たに、A|RT Designerは、サイクル・アキュレート、ビット・アキュレートのCモデルを生成 し、Cのレベルで、Cycle-Trueの動作をシミュレーションすることができます。 このレベルにおいて、シミュレーションは RTL レベルにおいてより１０から１００倍速く行えます。 効率的なＦＰＧＡ実装 高速な論理シミュレーション 通常のレジスタファイル 通常のレジスタファイル 通常のレジスタファイル 通常のレジスタファイル
reg1 reg2 reg3
Xilinx 使用の場使用の場使用の場使用の場 合 合 合 合 RAM 16x1D RAM 16x1D RAM 16x1D
2 注意
注意
注意
注意
1< フィールド数
フィールド数
フィールド数
フィールド数
<=16
レジスタファイルを
レジスタファイルを
レジスタファイルを
レジスタファイルをLUT RAM
LUT RAM
LUT RAMにマッピング
LUT RAM
にマッピング
にマッピング
にマッピング
２から１６のレジスタフィールドを持つレジスタファイルは非常に効率よくデュアル ポートLUT RAMにマップできます。これによりデザインサイズが大きく最適化さ れ動作速度が向上します。
Datasheet
応用例・・・第３世代携帯電話 応用例・・・第３世代携帯電話応用例・・・第３世代携帯電話 応用例・・・第３世代携帯電話 現在、標準的なGSM電話は１秒毎に６千万の命令を実行しなくてはなりません。IS-95あるいはCDMA電話では８ ０Mips の処理能力が必要です。 そして、ワイド・バンド対応の次世代の携帯電話では、ビデオの圧縮伸張、イン ターネットブラウザへの対応、電子メールのサポート、Java アプレット、そして MPEG4 やMP3処理にも対応しなけ ればなりません。この大きな負荷のかかる処理を、非常に限られたスペースとわずかな消費電力で達成しなけれ ばなりません。標準的な第３世代のWCDMA電話では、チャネルコーディングとデコーディングの処理だけでも、３ ５０Mips の処理が 必要になると予測されています。しかし、現状では低消費電力ＤＳＰでは、 最大限１５０Mips程度の処理能力しか望めません。よって、ハンドセットの 設計者の多くは、TurbocoderやVoiceコーデックの演算のように、繰り返し集 中的な演算を実行するために、ベースバンドコ・プロセッサーを開発する方 向に向かっております。A|RT Designerは、強力な分析・最適化機能を備え、 自由にハードウェアに設計資源を追加できますので、容易にハードウェアの パフォーマンスを向上させることができます。このような、厳しい条件のデザ インに対しても、A|RT Designerは的確に対応することができます。 8 page European Contact Adelante Technologies
Abdijstraat 34 , 3001 Leuven, Belgium Tel.: +32 16 39 14 11 Fax: +32 16 40 60 76 URL:www.adelantetech.com
•C-ｔｏ-HDLデザインフロー
•柔軟性の有るアーキテクチャ•より最適なソリューション
•デザイン再利用の向上
•Time-to-Marketの短縮
•生産性の向上
----A|RT DesignerA|RT DesignerA|RT DesignerA|RT Designerには2つのバージョンがあります–
A|RT Designer A|RT DesignerA|RT Designer A|RT Designer 基本パッケージ（合成機能などすべての基本機 基本パッケージ（合成機能などすべての基本機 基本パッケージ（合成機能などすべての基本機 基本パッケージ（合成機能などすべての基本機 能が含まれています。） 能が含まれています。） 能が含まれています。） 能が含まれています。）
A|RT Designer Pro A|RT Designer ProA|RT Designer Pro A|RT Designer Pro
それぞれの設計ステップにおいて、さらに精度 それぞれの設計ステップにおいて、さらに精度 それぞれの設計ステップにおいて、さらに精度 それぞれの設計ステップにおいて、さらに精度 の高い最適化が可能です。 の高い最適化が可能です。 の高い最適化が可能です。 の高い最適化が可能です。 A|RT Designer/Proは、下記の製品も標準バンドルされます: •A|RT Library, 固定小数点データ型ライブラリー •A|RT Builder, C-コードによるRTL設計ツール ・HP、SUN、Linux、及びWindows NTプラットフォー ムで利用可能です。
A|RT は Frontier Design Incの登録商標で “Algorithm-to-RT”を表します。 Verilog はCadence Design Systemsの登録商標です。
A|RT Designer/Pro 利点 完全なソリューション 販売代理店 販売代理店 販売代理店 販売代理店 丸文株式会社 LSI技術本部LSI技術第2部技術第2課 東京都中央区日本橋大伝馬町8-1 Tel: (03)-3639-8471 Fax: (03)-3639-9927 URL:http://www.marubun.co.jp/eda/adelante/ Email:[email protected] Datasheet
