PowerPoint プレゼンテーション

論理回路と

コンピュータ設計

今井慈郎

http://www.wdic.org/p/SCI/ic7400.png

http://www.marutsu.co.jp/contents/shop/marutsu

/img/goods/010/46183/0000000000159306_2.jpg

ディジタル回路の構成には次のようなIC

（パッケージ）の使用に・・・

そこで「作ってみたい」と思いませんか・・・

「論理回路」的にはNANDゲートが・・・

mux0 General Registers Main Memory 000 001 002 003 004 005 020 021 022 011 010 009 008 007 006 mux1 MAR MDR(read) mux2 +1 adder R(i ) R(j ) GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 read/write IR imm reg. ID PC

作ればこんな雰囲気ですね・・・

天下り

では作ったつもりでその雰囲気を・・

具体的に説明しましょう

コンピュータ設計を「論理回路」

レベルから見ると・・・

 命令セットの設計

 データフローの設計

 コントロールフローの設計

 順序回路の設計

 各種ゲートの制御（組合せ回路の設計）

天下り

本当は，講義「計算機アーキテクチャ」

を少し勉強しないと「命令セットアーキテ

クチャ」を設計することは難しいのです

が・・

本当に，「天下り」的ですが，先週，東垣

内君が紹介した

特定のアーキテクチャ

（の一部）

を前提

に構成することを考え

ます（でも一部ですので，「イメージ」中

心になりますが）．

天下り

IR imm reg. PC R(i ) Main Memory mux1 R(j ) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read ) MDR(write ) +1 011 010 009 008 007 006 ID read/write Rlatch adder

天下り

命令セットの設計

• move命令の設計（moveには２通りある）

• 加減算（add／sub）命令の設計

• halt命令の設計

• 分岐（jump）命令（含む条件付分岐命令）等

には言及せず

• 各命令をどのように実装するか（ハードウェ

アの構成）

天下り

ｍｏｖｅ

ａｄｄ／ｓｕｂ

ｍｏｖｅ

ｈａｌｔ

０

ＰＣ

→mux1→ＭＡＲ

○

○

○

○

１

メモリ

→ＭＤＲ（Ｒｅａｄ）

○

○

○

○

２

ＭＤＲ（Ｒｅａｄ）

→ＩＲ

○

○

○

○

３

ＩＲ

→ＩＤ；ｉｍｍ ｒｅｇ

○

○

○

○

４

ｉｍｍ ｒｅｇ

→mux2→ mux3

→ＡＬＵ

*

→mux1→ＭＡＲ

*

間接指定は加算

○

○

○

ＩＲ

→Ｒ（ｉ）

○

○

ＩＲ

→Ｒ（ｊ）

○

５

メモリ

→ＭＤＲ（Ｒｅａｄ）

○

○

ＧＲ

_{→ＭＤＲ（Ｗｒｉｔｅ）}

○

Ｒｌａｔｃｈ；ＭＤＲ（Ｒｅａｄ）

○

各命令の「読出し」「解釈」「実行」マシンサイクルの詳細

天下り

データフローの設計

• メモリからの読出し（その手順）

• 演算装置内の流れ（レジスタと算術論理演算

器との関係）

• CCR関係

• メモリへの書込み（その手順）

• マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ：ＭＵＸ）の動作

• ラッチ（ｌａｔｃｈ）の動作

復習！です

これは「Dフリップフロップ

復習！です

ＡＬＵ（算術・論理演算器）を中心とした「演算

回路」の動きを例にデータの流れを紹介

データの流れ

参照（アドレス指定）

IR imm reg. PC R(i) Arithmetic Logical Unit(ALU) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 ID read/write Rlatch adder CCR (N,Z,O,C)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 ID read/write Rlatch adder

IR imm reg. PC R(i) Arithmetic Logical Unit(ALU) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(write) +1 read/write 026 011 010 009 008 007 006 ID read/write Rlatch adder CCR (N,Z,O,C) MDR(read) MDR(write)

コントロールフローの設計

• 命令読出し，命令解釈，実行（データフロー

の設計を参照）

• PCの動作

（通常のカウントアップ）

• MARの動作

• 分岐命令とPCの動作（PCのセット）

復習！です

データの流れ

制御点（コントロールポイント）への信号印加

データ選択（マルチプレクサ）の切替信号印加

ＡＬＵ（算術・論理演算器）への制御信号印加

命令フェッチ，命令デコードおよびデータフェッチ

の流れを実現するコントロール（制御）の流れを

紹介

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 ID read/write Rlatch adder R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Arithmetic Logical Unit(ALU) Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read ) MDR(write) +1 read/write 026 011 010 009 008 007 006 ID read/write Rlatch adder CCR (N,Z,O,C) read/write R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 ID read/write Rlatch adder R(i) R(j)

IR imm reg. PC Arithmetic Logical Unit(ALU) Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 ID read/write Rlatch adder CCR (N,Z,O,C) R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 ID read/write Rlatch adder R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Arithmetic Logical Unit(ALU) Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read ) MDR(write) +1 read/write 026 011 010 009 008 007 006 ID read/write Rlatch adder CCR (N,Z,O,C) R(i) R(j)

順序回路の設計

• 状態と状態遷移（状態遷移図）

• カウンタによる実現（オートマトンの構成）

• オートマトンとステートマシン

• ステートマシンによる順序制御

• データフローの実現

• コントロールフローの実現

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ディジタル回路の構成には次のようなIC

（パッケージ）の使用に・・・

そこで「作ってみたい」と思いませんか・・・

「論理回路」的にはNANDゲートが・・・

mux0 General Registers Main Memory 000 001 002 003 004 005 020 021 022 011 010 009 008 007 006 mux1 MAR MDR(read) mux2 +1 adder R(i ) R(j ) GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 read/write IR imm reg. ID PC

作ればこんな雰囲気ですね・・・

read/write Rlatch mux3 R(i) General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 Arithmetic Logical Unit(ALU) CCR (N,Z,O,C) mux2 ID

タイミング｛T(i)｝

の設計

read/write Rlatch mux3 R(i) General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 mux2 ID

Ｔ（ｎ）の論理

設計

T(n)

T(n)

read/write Rlatch mux3 R(i) General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 Arithmetic Logical Unit(ALU) _{CCR (N,Z,O,C)} mux2 ID

Ｔ（ｎ＋１）の論理

設計

T(n+1)

T(n+1)

T(n+1)

read/write Rlatch R(i) General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 ID

Ｔ（ｎ＋２）の論理

設計

T(n+2)

T(n+2)

T(n+2)

T(n+2)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 ID read/write Rlatch adder R(i) R(j)

ハードウェアの初期化

IR imm reg. PC Main Memory mux1 R(i) R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write Rlatch adder ID MDR(read) MDR(write)

ハードウェアの動作

レジスタレベルのデータおよび

コントロールの流れ：

Ｒｅｇｉｓｔｅｒ-Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ

Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 000 read/write Rlatch adder ID R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 000 mov e 2 0, G R0 read/write Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 mov e 2 0, G R0 move 20, GR0 read/write Rlatch adder ID R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 move 20, GR0 20 read/write Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 move 20, GR0 20 20 read/write Rlatch adder ID R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 move 20, GR0 20 move 20 10 GR0 read/write Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 000 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 move 20, GR0 20 20 10 GR0 10 read/write 10 Rlatch adder ID 10 10

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 10 000 001 001 000 001 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 001 read/write 10 Rlatch adder ID R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 001 add 21 , GR 0 read/write 10 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 10 add 21, GR0 add 21 , GR 0 Rlatch adder ID R(i) R(j)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 21 read/write add 21, GR0 GR0 10 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) MDR(read) MDR(write)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 21 read/write add 21, GR0 GR0 10 21 10 Rlatch adder ID MDR(read) MDR(write)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 21 read/write add 21, GR0 GR0 10 21 20 10 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 001 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 21 read/write add 21, GR0 GR0 20 10 -> 30 20 10 Rlatch adder ID 20 10 30

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 001 002 002 001 002 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 002 read/write 30 Rlatch adder ID R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 002 read/write 30 mov e G R0 , 22 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 002 read/write 30 mov e G R0 , 22 move GR0, 22 Rlatch adder ID R(i) R(j)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 22 read/write 30 move GR0, 22 GR0 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) MDR(read) MDR(write)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 22 read/write 30 22 move GR0, 22 30 GR0 Rlatch adder ID MDR(read) MDR(write)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 22 read/write GR0 30 22 move GR0, 22 30 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C)

IR imm reg. PC R(i) Main Memory mux1 R(j) MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 002 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 22 read/write GR0 30 22 move GR0, 22 30 30 Rlatch adder ID

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +1 read/write 026 011 010 009 008 007 006 ID move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 002 003 003 002 003 30 Rlatch Arithmetic Logical Unit(ALU) adder CCR (N,Z,O,C) R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 ID 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 003 read/write 30 30 Rlatch adder R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +1 read/write 026 011 010 009 008 007 006 ID 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 003 read/write 30 hal t 30 Rlatch Arithmetic Logical Unit(ALU) adder CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +1 011 010 009 008 007 006 ID 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 003 read/write 30 hal t 30 Rlatch adder halt R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +0 read/write 026 011 010 009 008 007 006 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 hal t halt 30 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +0 011 010 009 008 007 006 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 hal t halt 30 Rlatch adder ID R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 MDR(read) MDR(write) +0 read/write 026 011 010 009 008 007 006 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 hal t halt 30 Rlatch Arithmetic Logical Unit(ALU) adder ID CCR (N,Z,O,C) R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 MDR(read) MDR(write) +0 011 010 009 008 007 006 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 hal t halt 30 Rlatch adder ID R(i) R(j)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 025 +0 read/write 026 011 010 009 008 007 006 ID move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 read/write 30 003 003 003 003 003 30 Rlatch Arithmetic Logical Unit(ALU) adder CCR (N,Z,O,C) R(i) R(j) MDR(read) MDR(write)

IR imm reg. PC Main Memory mux1 MAR mux2 mux3 mux0 General Registers GR0 GR7 GR6 GR5 GR4 GR3 GR2 GR1 000 001 002 003 004 005 020 021 022 023 024 +1 011 010 009 008 007 006 003 move 20, GR0 add 21, GR0 move GR0, 22 halt 10 20 003 read/write 30 30 Rlatch adder ID R(i) R(j) MDR(read) MDR(write)

布線論理による計算機の構成

• アーキテクチャの基本設計：各種レジスタ，

ＡＬＵあるいはメモリの配置

• 命令セットアーキテクチャの設計

• データフローの設計

• コントロールフローの設計

• ステートマシン（順序機械）の構成

• レジスタ・トランスファ・レベルの設計

• ＡＬＵやｍｕｘの制御，ラッチの制御