Microsoft PowerPoint - 01-VerilogSetup-2019.pptx

ハードウエアにおける設計表現

ハードウエア設計記述言語VerilogHDL

～種々の記述～

２０１９年４月２６日 ハードウエア設計論：３

Ubuntuを起動し

verilogが実行できる状態にしておいてください。

79 ALUの実装とタイミングに関して always @(A or B or C)

演習４：簡単な演算器・・１

• 入力Ａ：８ビット、入力Ｂ：８ビット、出力Ｏ：８ビット

• 制御入力CTR：４ビット

– 0000: 加算、0001: 減算

1000: 論理積、1001: 論理和、1010: 排他的論理和、1011: 反転、

1100: 1ビット右シフト（0で埋める）、1101: 1ビット左シフト(0で埋

める), 1110: 1ビット右ローテーション(MSBをLSBで埋める), 

1111: 1ビット左ローテーション(LSBをMSBで埋める)

• 入力はクロックの立ち上がりで取り込み、１クロック後の立

ち上がりで出力

暗黙の了解・・１：定義していない制御入力の場合の出力は？ ここでは0にする 暗黙の了解・・２：タイミング：ここでは、 すべての入力はクロックの立ち上がりで内部の（入力）レジスターに取り込む 演算結果はクロックの立ち上がりで内部の（出力）レジスターに取り込む

簡単な演算器とは

81 制御コード 機能 _{Verilog記述} ほかの記述 0000 加算 A+B 0001 減算 A‐B 1000 論理積 A&B 1001 論理和 A|B 1010 排他的論理和 A^B 1011 反転 ~A 1100 1ビット右シフト A>>1 {1’b0,A[7:1]} 1101 1ビット左シフト A<<1 {A[6:0],1’b0} 1110 1ビット右ローテーション {A[0],A[7:1]} 1111 1ビット左ローテーション {A[6:0],A[7]} 0010, 0011, 0100, 0101,  0110, 0111, 定義なし: 0を出力

実装例１

骨格 module alu(A,B,O,CTR,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O;

reg [7:0] INA, INB, O;

reg [3:0] C;

wire [7:0] OUT;

endmodule

順序機械。。１

always @(posedge ck) begin INA <= A; INB <= B; C <= CTR; O <= OUT; end 継続代入で実現

assign OUT=(C==’b0000 ? INA + INB : (C==’b0001 ? INA - INB :

(C==’b1000 ? INA & INB : (C==’b1001 ? INA | INB : (C=’b1010 ? INA ^ INB : (C==’b1011 ? ~INA : (C==’b1100 ? INA>>1 : (C==’b1101 ? INA<<1 : alu.v

実装例２

骨格 module alu(A,B,O,CTR,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O;

reg [7:0] INA, INB, OUT, O;

reg [3:0] C;

endmodule

順序機械

always @(posedge ck) begin C <= CTR; INA <= A; INB <= B; case (C) ’b0000 : O <= INA + INB; ’b0001 : O <= INA - INB; ’b1000 : O <= INA & INB; ’b1001 : O <= INA | INB; ’b1010 : O <= INA ^ INB; ’b1011 : O <= ~INA; ’b1100 : O <= INA>>1; ’b1101 : O <= INA<<1; ’b1110 : O <= {INA[0],INA[7:1]}; ’b1111 : O <= {INA[6:0],INA[7]}; endcase end alu2.v 83

実装例２・・１

骨格 module alu(A,B,O,CTR,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O;

reg [7:0] INA, INB, OUT, O;

reg [3:0] C;

endmodule

順序機械。。２

always @(posedge ck) begin C <= CTR;

INA <= A; INB <= B; O <= OUT; end

always @(C or INA or INB) begin case (C)

’b0000 : OUT <= INA + INB; ’b0001 : OUT <= INA - INB; ’b1000 : OUT <= INA & INB; ’b1001 : OUT <= INA | INB; ’b1010 : OUT <= INA ^ INB; ’b1011 : OUT <= ~INA;

’b1100 : OUT <= INA>>1; ’b1101 : OUT <= INA<<1;

’b1110 : OUT <= {INA[0],INA[7:1]};

実装例３：functionを使用

骨格 module alu(A,B,O,CTR,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O;

reg [7:0] INA, INB, O;

reg [3:0] C;

endmodule 順序機械。。２

always @(posedge ck) begin C <= CTR; INA <= A; INB <= B; O <= alufunc(INA,INB,C); end function function [7:0] alufunc; input [7:0] A; input [7:0] B; input [3:0] C; case (C) ’b0000 : alufunc = A + B; ’b0001 : alufunc = A - B; ’b1000 : alufunc = A & B; ’b1001 : alufunc = A | B; ’b1010 : alufunc = A ^ B; ’b1011 : alufunc = ~A; ’b1100 : alufunc = A>>1; ’b1101 : alufunc = A<<1;

’b1110 : alufunc = {A[0], A[7:1]}; ’b1111 : alufunc = {A[6:0], A[7]}; endcase

endfunction

alu3.v

演習５：乗算の実装

課題５

_{mul.v (multest2.vを使用)}

あえてブロッキング代入（逐 次実行）で記述

乗算の実装：複数サイクルで実行

start=1 st=0 st=1 st=2 st=3 st=4 st=5 st=6 st=7 入力 A, B, ck, start

start=1で A, Bを内部レジスタ AIN, BINに取り込み 状態変数 stを0、終了フラグ finを0とする ck毎にstをインクリメント、以下のような演算を実行 st=7(演算終了）でfin=1とする st=8でfin=0とする 87

<=

<=

<=

<=

<=

<=

<=

<=

<=

module mul(A,B,O,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; endmodule

複数クロックでの実装

always @(posedge ck) begin if( start == 1 ) begin

end else begin

end end

変数（レジスタ等）の定義 実行

module multest; reg [7:0] A, B; reg ck; reg start; reg [3:0] st; wire [16:0] O; reg [16:0] OR; initial begin ck=0; start=0; st=0;

$monitor( "%t¥tA=%h, B=%h, CTR=%h, (OUT=%h) OUT=%h", $time, A, B, CTR, O, OR ); #1000 $finish;

end

複数クロックでの実装（テストベンチ）

mul MUL(A , B , O , ck, start,fin);

always #10 ck = ~ck;

always @(negedge ck) begin if( st == 0 ) start <= 1; else start <= 0; if( fin == 1 ) OR <= O; st <= st+1; A = $random; B = $random; end endmodule multest.v 全数チェックするにはmultest2.v (WEBから取得） 89

演習６

８ビット１６段のＦＩＦＯを完成させよ（fifo.vをダウンロードして完成させ実行結果で確認） モジュール名: fifo 入力：８ビット入力データ: Din, クロック: ck, データ入力フラグ: Wen, データ出力フラグ: Ren リセット: rst 出力：８ビット出力データ: Dout, FIFOエンプティフラグ: Fempty, FIFOフルフラグ: Ffull module fifo ( Din, Dout, Wen, Ren, rst, ck, Fempty, Ffull ); input [7:0] Din; output [7:0] Dout; input Wen, Ren, rst, ck; output Fempty, Ffull; reg [7:0] FMEM[0:15]; ・・・・・・・以下変更なし assign f0 = FMEM[0]; fifo.v メモリーの内容は通常は参照することができない →アドレス毎にassign文で切り分けてあげることでシミュレー ション中に参照（デバッグ）ができるようになる wire [7:0] f0, f1, f2, f3, f4, f5, f6, f7, f8, f9, f10, f11, f12, f13, f14, f15; assign f0 = FMEM[0]; assign f1 = FMEM[1]; assign f2 = FMEM[2]; assign f3 = FMEM[3]; assign f4 = FMEM[4]; assign f5 = FMEM[5]; assign f6 = FMEM[6]; assign f7 = FMEM[7]; assign f8 = FMEM[8]; assign f9 = FMEM[9]; メモリの中身をシミュ レーションで参照する 仕組み

演習６：FIFO

91

Ffull Fempty

FMEM

演習６：ＦＩＦＯ

f0, f1,,,はFMEM[0..15]の内容を表す Ｗｅｎ＝１の時には、クロックごとにDinが内部に書き込まれる 同時に、Wptrがインクリメントされる Ｗｅｎ＝１の時には、クロックごとにFMEMの内容がDoutに出力される 同時に、Rptrがインクリメントされる 93

演習６

モジュール構成の理解 ８ビット１６段のＦＩＦＯを完成させよ（fifo.vをダウンロードして完成させ実行結果で確認） モジュール名: fifo 入力：８ビット入力データ: Din, クロック: ck, データ入力フラグ: Wen, データ出力フラグ: Ren リセット: rst 出力：８ビット出力データ: Dout, FIFOエンプティフラグ: Fempty, FIFOフルフラグ: Ffull fifo.v

fifo.vの完成(simfifo.vを使用)

ＦＩＦＯの動作・・１（ＦＩＦＯ empty）

Ｒｅｎ＝１の時に Wptr == Rptr（Fempty=1)だと、FIFOが空っぽであるため読み 出しは行われない

ＦＩＦＯの動作・・１（ＦＩＦＯ full）

Ｗｅｎ＝１の時に Wptr == Rptr（Ffull=1)だと、FIFOがいっぱいであるため書き 込みは行われない

本日の出欠は・・・

本日正午

_＋δ

までに

WEB

から課題５～６までを提出する。

５月１０日ー５月３１日は藤田先生の講義

次回（６月７日までに演習７－１をやっておく）

97

演習７

• 簡単なマイクロプロセッサを作ってみよう

– 命令１６ビット

• 加算、減算、右シフト、左シフト、論理和、論理積、論理反転、排

他的論理和

• ジャンプ、条件分岐（ゼロ）

• ロード、ストアー、下位ビットセット

– データ１６ビット、ゼロフラグ

– レジスタ：１６本、ただし0番レジスタは常に0、１５番レジス

タはプログラムカウンタ

15 12 11 8 7 4 3 0 命令語 オペコード オペランド１ オペランド２ オペランド３ 次回

演習７：ＣＰＵの構造

レジスタ R0 – R14 プログラム カウンター R15(PC) 演算器 ロード・ ストア ユニット Ａバス Ｂバス Ｃバス アドレス DA データバス DD 命令 アドレス IA 命令 ID プログラム カウンター 入力レジスタ PCi +1 99

コンピュータアーキテクチャでは、、、

ｘ Aバス Bバス 実際にはJUMPなど が記載されていない Cバス ｘ LSU

演習７：命令セット

命令 オペコード オペラン ド１ オペラ ンド２ オペラ ンド３ 命令の詳細 加算 0000 RC RA RB [RA] + [RB] ‐> [RC] 減算 0001 RC RA RB [RA] – [RB] ‐> [RC] 右シフト _{0010 RC RA RB [RA] >> [RB] ‐> [RC]} 左シフト 0011 RC RA RB [RA] << [RB] ‐> [RC] 論理和 0100 RC RA RB [RA] | [RB] ‐> [RC] 論理積 0101 RC RA RB [RA] & [RB] ‐> [RC] 論理反転 _{0110 RC RA RB ~[RA] ‐> [RC]} 排他的論理和 _{0111 RC RA RB [RA] ^ [RB] ‐> [RC]} 下位ビットセット 1100 RC 即値データ {‘8b0,IMM} ‐> [RC] ジャンプ 1000 RC 0000 RB [RB] ‐> [PC] , [PC]+1 ‐> [RC] 条件分岐（ゼロ） 1001 0000 0000 RB If( flag ) [RB] ‐> [PC] ロード _{1011 RC 0000 RB #[RB] ‐> [RC]} ストアー _{1010 0000 RA RB [RA] ‐> #[RB]} 101

演習７：ＣＰＵの動作

• １クロック目：命令フェッチ – 命令アドレスの番地から命令を取り込む • ２クロック目：命令デコード、レジスタ読み出し – 命令のＯＰ２，ＯＰ３のレジスタを読み出しBUSA, BUSBへ – オペコード0xxxの場合に演算器の入力レジスタA, BにBUSA, BUSBの内容を取り込む – オペコード101xの場合にロードストアユニットの入力レジスタA, Bに BUSA, BUSBの内容を取り込む – オペコード1000の場合プログラムカウンタ入力レジスタPCiに BBUSの内容を取り込む – オペコード1001かつフラグレジスタが1の場合プログラムカウンタ入力レジスタPCiに BBUSの内容を取り込む – オペコードが100x以外の場合には、プログラムカウンタ入力レジスタPCiに PC + 1を取り込む • ３クロック目：演算実行 – オペコード0xxxの場合に、xxxに応じた演算結果を演算器出力レジスタFUcに取り込む – オペコード101xの場合、LSUAをデータアドレスに、x=1のとき RW=1,とし、データバスの結果をLSUCに取り込む、 x=0のとき、RW=0とし、データバスにLSUAを出力する – オペコード1000のときPC出力レジスタPCcにPC+1値を取り込む • ４クロック目：書き込み – オペコード0xxxの場合に、演算器出力レジスタ値FUcをCBUSに出力する – オペコード101xの場合、ＬＳＵ出力レジスタ値LSUcをCBUSに出力する – オペコード1100の場合、即値データIMMをCBUSに出力する（ただし上位８ビットは０とする） FUA FUB FUc LSUA LSUB LSUc PCc

演習７－１：ＣＰＵの動作の状態遷移

図を描いてみよう

状態遷移図からVerilogHDLのひな型ができるはず・・・

演習７－１：ＣＰＵの動作の状態遷移

図を描いてみよう

状態遷移図からVerilogHDLのひな型ができるはず・・・

１クロック目 STAGE=0 ２クロック目 STAGE=1 ３クロック目 STAGE=2 ４クロック目 STAGE=3

always @(posedge CK) begin if( RST == 1 ) begin

end else begin

if( STAGE == 0 )begin STAGE <= 1;

end else if( STAGE == 1 ) begin end

STAGE <= 2;

end else if( STAGE == 2) begin STAGE <= 3;

演習５：乗算の実装

課題５

_{mul.v (multest2.vを使用)}

105 module mul(A,B,O,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] O; reg fin;

always @(posedge ck) begin if( start == 1 ) begin

st <= 0;

fin <= 0; AIN <= A; BIN <= B; O <= 0; end else begin

case (st)

0: O <= (O<<1) + AIN * BIN[7]; 1: O <= (O<<1) + AIN * BIN[6]; 2: O <= (O<<1) + AIN * BIN[5]; 3: O <= (O<<1) + AIN * BIN[4]; 4: O <= (O<<1) + AIN * BIN[3];

5: O <= (O<<1) + AIN * BIN[2];

6: O <= (O<<1) + AIN * BIN[1];

7: begin O <= (O<<1) + AIN * BIN[0]; fin<= 1; end 8: fin <= 0; endcase st <= st + 1; end end endmodule module mul(A,B,O,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] O, Y; reg fin;

always @(posedge ck) begin if( start == 1 ) begin

st <= 0;

fin <= 0; AIN <= A; BIN <= B; Y <= 0; end else begin

case (st)

0: Y <= (Y<<1) + (BIN[7]==1 ? AIN : 0); 1: Y <= (Y<<1) + (BIN[6]==1 ? AIN : 0); 2: Y <= (Y<<1) + (BIN[5]==1 ? AIN : 0); 3: Y <= (Y<<1) + (BIN[4]==1 ? AIN : 0); 4: Y <= (Y<<1) + (BIN[3]==1 ? AIN : 0);

5: Y <= (Y<<1) + (BIN[2]==1 ? AIN : 0);

6: Y <= (Y<<1) + (BIN[1]==1 ? AIN : 0);

7: begin O <= (Y<<1) + (BIN[0]==1 ? AIN : 0); fin<= 1; end 8: fin <= 0; endcase st <= st + 1; end end endmodule module mul(A,B,O,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] Y; reg fin;

assign O = (fin == 1 ? Y : ‘b 0); always @(posedge ck) begin

if( start == 1 ) begin

st <= 0;

fin <= 0; AIN <= A; BIN <= B; Y <= 0; end else begin

case (st)

0: Y <= (Y<<1) + (BIN[7]==1 ? AIN : 0); 1: Y <= (Y<<1) + (BIN[6]==1 ? AIN : 0); 2: Y <= (Y<<1) + (BIN[5]==1 ? AIN : 0); 3: Y <= (Y<<1) + (BIN[4]==1 ? AIN : 0); 4: Y <= (Y<<1) + (BIN[3]==1 ? AIN : 0);

5: Y <= (Y<<1) + (BIN[2]==1 ? AIN : 0);

6: Y <= (Y<<1) + (BIN[1]==1 ? AIN : 0);

7: begin Y <= (Y<<1) + (BIN[0]==1 ? AIN : 0); fin<= 1; end 8: fin <= 0; endcase st <= st + 1; end end endmodule finのタイミングとOへの代入のタイミングがずれないように注意

演習５：蛇足：パラメータ化

`define wwA 8 `define wwB 8 `define wwS 4 module multest; reg [`wwA-1:0] A; reg [`wwB-1:0] B; reg [`wwS:0] st; wire [`wwA+`wwB:0] O;

reg [`wwA+`wwB:0] OR; defparam MUL.wA=`wwA; defparam MUL.wB=`wwB; defparam MUL.wS=`wwS; module mul(A,B,O,ck,start,fin); parameter wA=16; parameter wB=16; parameter wS=5; input [wA-1:0] A; input [wB-1:0] B; output [wA+wB:0] O;

mul3.v

multest3.v

module multest; reg [7:0] A, B; reg [3:0] st; ・・・・・・ initial begin ・・・・・・・・・ end

mul MUL(A , B , O , ck, start,fin);

always @(negedge ck) begin if( st == 0 ) start <= 1; else start <= 0;

if( fin == 1 ) begin OR <= O;

st <= 0;

{B,A} <= {B,A} + 1; if( O != A*B ) $finish;

if( A == 'h f && B == 'h f ) begin $display( "OK¥n" ); $finish; end end else st <= st+1; end

課題６のテストベンチ

multest2.v finが出力されると即次の演 算実施（＝start1） ｓｔが０になるまで待って（ｓｔは４ビットなので乗算は16 クロック以内に終わることを前提としている、そうでな いとテストベンチが誤動作）演算実施（＝start1） 107

課題６

fifo.v

fifo.vの完成(simfifo.vを使用)

module fifo ( Din, Dout, Wen, Ren, rst, ck, Fempty, Ffull ); input [7:0] Din;

output [7:0] Dout;

input Wen, Ren, rst, ck;

output Fempty, Ffull;

reg [7:0] FMEM[0:15];

reg [3:0] Wptr, Rptr; reg Fempty, Ffull; reg [7:0] obuf; wire [3:0] NWptr, NRptr; assign Dout = obuf; assign NWptr = Wptr + 1; assign NRptr = Rptr + 1;

always @(posedge ck) begin if( !rst ) begin

Wptr <= 0;

Rptr <= 0;

Fempty <= 1;

Ffull <= 0;

end else begin

if( Ren == 1 && Fempty != 1 ) begin obuf <= FMEM[Rptr]; Rptr <= NRptr; Ffull <= 0; if( NRptr == Wptr ) Fempty <= 1; else Fempty <= 0; end

if( Wen == 1 && Ffull != 1 ) begin FMEM[Wptr] <= Din; Wptr <= Wptr + 1; Fempty <= 0; if( NWptr == Rptr ) Ffull <= 1; wire [7:0] f0, f1, f2, f3, f4, f5, f6, f7, f8, f9, f10, f11, f12, f13, f14, f15; assign f0 = FMEM[0]; assign f1 = FMEM[1]; assign f2 = FMEM[2]; assign f3 = FMEM[3]; assign f4 = FMEM[4]; assign f5 = FMEM[5]; assign f6 = FMEM[6]; assign f7 = FMEM[7]; assign f8 = FMEM[8]; assign f9 = FMEM[9]; assign f10 = FMEM[10]; assign f11 = FMEM[11]; assign f12 = FMEM[12]; assign f13 = FMEM[13]; assign f14 = FMEM[14]; assign f15 = FMEM[15]; メモリの中身をシミュ レーションで参照する 仕組み