Spartan-6 FPGA GTP トランシーバユーザーガイド (UG386)

(1)

Spartan-6 FPGA GTP

トランシーバ

ユーザー

ガイド

(2)

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本資料は英語版 (v2.0) を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。

(3)

改訂履歴

次の表に、この文書の改訂履歴を示します。日付バージョン改訂内容 2009 年 6 月 24 日 1.0 初版リリース 2009 年 11 月 11 日 2.0 GTP_DUAL を GTPA1_DUAL に置換え。第 1 章 : • 表 1-1 を削除。 • 19 ページの「ポートおよび属性のまとめ」を追加。 • 27 ページの表 1-3 : SIM_RECEIVER_DETECT_PASS 属性の説明を更新。 • 32 ページの図 1-7 を更新。 • 31 ページの図 1-5、31 ページの図 1-6、33 ページの図 1-8、34 ページの図 1-9、35 ページの図 1-10、36 ページの図 1-11、および 37 ページの図 1-12 を追加。第 2 章 : • 39 ページの「リファレンスクロック入力の構造」、および 48 ページの「複数の外部リファレンスクロックを使用する場合」を追加。 • 42 ページの図 2-2 を追加。 • リファレンスクロックマルチプレクサの構造に関する 43 ページの図 2-3 の前の説明を改訂。 • 44 ページの表 2-5 : CLKINEAST、CLKINWEST、PLLCLK、および PLLCLK ポートの説明を更新。GTPCLKFBEAST、GTPCLKFBSEL0EAST、

GTPCLKFBSEL0WEST、GTPCLKFBSEL1EAST、GTPCLKFBSEL1WEST、 GTPCLKFBWEST、および REFCLKPWRDNB ポートを追加。

• 51 ページの表 2-7 : TXPLL_DIVSEL_REF 属性を削除。

• 53 ページの表 2-10 : 「PCIe Optimal Jitter」という用語を「PCIe 追加マージン」に変

更。表のメモを追加。 • 55 ページの表 2-11 : 表のメモ (1) を追加。GTPRESET の説明を更新。 PRBSCNTRESET および RESETDONE のドメインを変更。 • 54 ページの図 2-10 : PLLPOWERDOWN0 の立ち下がりエッジを表すブロックを追加。 • 56 ページの表 2-12 : RX_EN_MODE_RESET_BUF_(0/1) 属性および表のメモを追加。 • 57 ページの図 2-11、および 57 ページの図 2-12 を改訂。 • 60 ページの表 2-14 : 「推奨されるリセット方法」列のポート名の後に (0/1) を追加。

(4)

(続き) _• ₇₆_{ページの「}_TXUSRCLK_{および}_TXUSRCLK2_の接続」 _に_GTPCLKOUT_を説明する項目を追加。 • 77 ページの「GTPCLKOUT を使用して GTP TX を駆動」を追加。 • 84 ページの表 3-5 : 「スキュー低減」を「TX レーン間のスキュー低減」に変更。 • 85 ページの表 3-7 : TX_BUFFER_USE の説明を更新。 • 85 ページの「TX バッファのバイパス」を更新。 • 89 ページの図 3-10、89 ページの図 3-11、91 ページの図 3-12、および 92 ページの図 3-13 を追加。 • 88 ページの表 3-10、90 ページの表 3-11、および 90 ページの表 3-12 を追加。 • 103 ページの表 3-22 : TXDETECTRX の説明を更新。 • 105 ページの表 3-23 : RXSTATUS および TXCOMSTART の説明を更新。第 4 章 : • 108 ページの図 4-2、111 ページの図 4-3、112 ページの図 4-4、113 ページの図 4-5、 114 ページの図 4-6、115 ページの図 4-7、および 123 ページの図 4-11 を更新。 • 109 ページの表 4-2 : TERMINATION_OVRD の説明で正確な抵抗値を 100Ωから 50_Ωに変更。 • 110 ページの表 4-3 : 行 1 および行 2 の RX 終端電圧を更新。 • 111 ページの表 4-4 : 内部バイアスを 800mV から 900mV に変更。 • 112 ページの表 4-5 : 終端電圧を VTT から MGTVTTRX に変更。内部バイアスを 800mV から 900mV に変更。 • 113 ページの表 4-6 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。内部バイアスを 800mV から 900mV に変更。 • 114 ページの表 4-7 : 終端電圧を V_TTから MGTVTTRX に変更。内部バイアスを 800mV から 900mV に変更。 • 115 ページの表 4-8 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。内部バイアスを 800mV から 900mV に変更。 • 116 ページの表 4-9 : RXVALID ポートの方向を In から Out に変更。 • 116 ページの表 4-10 : OOBDETECT_THRESHOLD_(0/1) の説明を更新。 • 129 ページの表 4-22 : RX_PRBS_ERR_CNT_(0/1) の説明を更新。 • 132 ページの表 4-23 : RXSLIDE ポートを追加。 • 134 ページの表 4-24 : MCOMMA_10B_VALUE、MCOMMA_DETECT、

PCOMMA_10B_VALUE、PCOMMA_DETECT、および RX_SLIDE_MODE 属性を追加。 • 「RX バッファのバイパス」を 141 ページの「RX エラスティックバッファのバイパス」に置換え。 • 146 ページの図 4-23、147 ページの図 4-24、148 ページの図 4-25、および 149 ページの図 4-26 を追加。 • 142 ページの図 4-22 および 150 ページの図 4-27 の PCS パラレルクロックの区画から RX ギアボックスを削除。

(5)

2009 年 11 月 11 日 (続き) 2.0 第 4 章 (続き) : • 160 ページの表 4-37 : RXCHBONDI[2:0]、RXCHBONDO[2:0]、 RXCHBONDMASTER(0/1)、および RXCHBONDSLAVE(0/1) の説明を更新。 • 162 ページの表 4-38 : 属性 CB2_INH_CC_PERIOD_(0/1) および RX_EN_MODE_RESET_BUF_(0/1) を追加。 CHAN_BOND_1/2_MAX_SKEW_(0/1)、CHAN_BOND_KEEP_ALIGN_(0/1)、および CHAN_BOND_SEQ_LEN_(0/1) の説明を更新。CHAN_BOND_SEQ_2_CFG を削除。 • 164 ページの「チャネルボンディングモード」、および 164 ページの「チャネルボンディングの有効化」のステップ 4 を更新。 • 170 ページの「RXUSRCLK および RXUSRCLK2 の接続」の式4-2 の前の RXUSRCLK および RXUSRCLK2 の説明を更新。 • 式4-3 の RXDATAWIDTH を 1 に変更。 • 167 ページの表 4-39 : REFCLKOUT ポートの説明を更新。第 5 章 : • 173 ページの「概要」を追加。

• 173 ページの表 5-1 : MGTAVCC、MGTAVCCPLL0、MGTAVCCPLL1、

MGTAVTTRX、および MGTAVTTTX の説明に標準電圧を追加。 MGTRXP0/MGTRXN0、MGTRXP1/MGTRXN1、MGTTXP0/MGTTXN0、および MGTTXP1/MGTTXN1 の説明を更新。 • 175 ページの図 5-1 を追加。 • 182 ページの「電源供給およびフィルタリング」を改訂。 • 185 ページの図 5-11、186 ページの図 5-12、186 ページの図 5-13、および 184 ページの表 5-2 を追加。付録 B : • 付録を追加。日付バージョン改訂内容

(6)

(7)

改訂履歴. . . 3

このユーザー

ガイドについて

ユーザーガイドの内容 . . . 13 その他の資料. . . 13 その他の資料. . . 14 その他のリソース . . . 14

第

1 章

:

トランシーバおよびツールの概要

概要 . . . 15 ポートおよび属性のまとめ. . . 19

Spartan-6 FPGA GTP Transceiver Wizard . . . 24

シミュレーション . . . 26 機能の説明 . . . .26 シミュレーション専用のポートおよび属性. . . .26 SIM_GTPRESET_SPEEDUP . . . .28 SIM_RECEIVER_DETECT_PASS . . . .29 SIM_REFCLK0_SOURCE . . . .29 SIM_REFCLK1_SOURCE . . . .29 SIM_TX_ELEC_IDLE_LEVEL . . . .29 SIM_VERSION. . . .29 インプリメンテーション. . . 30

第

2 章

:

トランシーバの共有機能

リファレンスクロック入力の構造 . . . 39 機能の説明 . . . .39 ポートおよび属性. . . .39 使用モード : リファレンスクロックの終端処理. . . .40 リファレンスクロックの選択および分配. . . 40 機能の説明 . . . .40 ポートおよび属性. . . .44 単一の外部リファレンスクロックを使用する場合. . . .46 複数の外部リファレンスクロックを使用する場合. . . .48 PLL . . . 49 機能の説明 . . . .49 ポートおよび属性. . . .51 標準プロトコルの PLL 設定 . . . .53 リセット. . . 54 機能の説明 . . . .54 ポートおよび属性. . . .55 コンフィギュレーション完了後の GTP リセット . . . .57 GTPRESET アサート後の GTP のリセット . . . .57 GTP コンポーネントレベルリセット . . . .58 リンクアイドルリセットのサポート . . . .58 GTPA1_DUAL タイルのリセット . . . .58 例 . . . .61 電源投入およびコンフィギュレーション . . . .61 リファレンスクロックの電源投入後 . . . .61 リファレンスクロックの変更後. . . .61 パラレルクロックソースのリセット. . . .61

TX バッファエラー後. . . .62 RX バッファエラー後. . . .62 チャネルボンディング前 . . . .62 PRBS エラー後 . . . .63 パワーダウン . . . 63 機能の説明 . . . .63 ポートおよび属性. . . .63 一般的なパワーダウン機能 . . . .64 PLL のパワーダウン. . . .64 TX および RX のパワーダウン . . . .65 PCI Express のパワーダウン機能 . . . .66 パワーダウンへの移行時間 . . . .66 ループバック. . . 67 機能の説明 . . . .67 ポートおよび属性. . . .68 ダイナミックリコンフィギュレーションポート. . . 68 機能の説明 . . . .68 ポートおよび属性. . . .68

第

3 章

:

トランスミッタ

トランスミッタ (TX) の概要. . . 71 FPGA TX インターフェイス . . . 72 機能の説明 . . . .72 ポートおよび属性. . . .72 説明. . . .74 インターフェイス幅の設定 . . . .75 TXUSRCLK および TXUSRCLK2 の接続 . . . .76 GTPCLKOUT を使用して GTP TX を駆動 . . . .77 GTPCLKOUT による GTP TX の駆動 (1 バイトモード) . . . .77 GTPCLKOUT による GTP TX の駆動 (2 バイトモード) . . . .78 GTPCLKOUT による GTP TX の駆動 (4 バイトモード) . . . .79 TX の 8B/10B エンコーダ. . . 79 機能の説明 . . . .79 8B/10B のビットおよびバイト順序 . . . .79 K キャラクタ. . . .80 ランニングディスパリティ. . . .80 ポートおよび属性. . . .81 8B/10B エンコーダの有効/無効. . . .83 TX バッファ . . . 83 機能の説明 . . . .83 ポートおよび属性. . . .84 TX バッファの使用 . . . .85 TX バッファのバイパス . . . 85 機能の説明 . . . .85 ポートおよび属性. . . .86 TX バッファをバイパスして TX 位相アライメント回路を使用. . . .88 TX 位相アライメント回路を使用した TX レーン間スキューの最小化 . . . .89 フィードバックパスを使用した電圧および温度の変化への対応. . . .89 TX パターンジェネレータ. . . 93 機能の説明 . . . .93

(9)

ポートおよび属性. . . .96 TX 極性制御の使用 . . . .96 TX ファブリッククロック出力の制御. . . 96 機能の説明 . . . .96 シリアルクロック分周器 . . . .97 パラレルクロック分周器およびセレクタ. . . .98 ポートおよび属性. . . .98 TX のコンフィギュレーション可能な TX ドライバ . . . 100 機能の説明 . . . .100 ポートおよび属性. . . .100 使用モード – TX ドライバ. . . .102 標準 . . . .102 使用モード - 抵抗キャリブレーション . . . .102 PCI Express デザイン用の TX レシーバ検出機能 . . . 103 機能の説明 . . . .103 ポートおよび属性. . . .103 TX OOB (帯域外) 信号 . . . 105 機能の説明 . . . .105 ポートおよび属性. . . .105

第

4 章

:

レシーバ

レシーバ (RX) の概要. . . 107 RX アナログフロントエンド. . . 108 機能の説明 . . . .108 ポートおよび属性. . . .109 使用モード – RX 終端 . . . .110 使用モード - 抵抗キャリブレーション . . . .115 RX OOB (帯域外) 信号. . . 116 機能の説明 . . . .116 ポートおよび属性. . . .116 RX イコライザ . . . 118 機能の説明 . . . .118 ポートおよび属性. . . .119 使用モード ― 連続時間対応の RX リニアイコライザ. . . .120 RX CDR . . . 120 機能の説明 . . . .120 ポートおよび属性. . . .121 RX クロック分周制御. . . 122 機能の説明 . . . .122 シリアルクロック分周器 . . . .123 パラレルクロック分周器 . . . .124 ポートおよび属性. . . .124 RX マージン解析. . . 125 機能の説明 . . . .125 水平方向のアイマージンスキャン. . . .125 ポートおよび属性. . . .126 RX 極性制御 . . . 127 機能の説明 . . . .127 ポートおよび属性. . . .127 RX 極性制御の使用 . . . .127 RX パターンチェッカ . . . 128 機能の説明 . . . .128 ポートおよび属性. . . .128 使用モデル . . . .129 RX バイトおよびワードアライメント. . . 129 機能の説明 . . . .129

(10)

アライメントステータス信号. . . .131

アライメントバウンダリ . . . .131

ポートおよび属性. . . .132

RX の LOS (Loss of Sync) ステートマシン . . . 135

機能の説明 . . . .135 ポートおよび属性. . . .136 RX 8B/10B デコーダ. . . 137 機能の説明 . . . .137 8B/10B デコーダでのビットおよびバイト順 . . . .137 K キャラクタおよび 8B/10B カンマ. . . .138 RX ランニングディスパリティ . . . .138 ディスパリティエラーおよび Out of Table エラー . . . .139 ポートおよび属性. . . .139 RX エラスティックバッファのバイパス. . . 141 機能の説明 . . . .141 ポートおよび属性. . . .142 説明. . . .144 RX エラスティックバッファをバイパスして RX 位相アライメント回路を使用. . . . .144 RX エラスティックバッファ . . . 150 機能の説明 . . . .150 ポートおよび属性. . . .151 RX エラスティックバッファを使用して、チャネルボンディングまたはクロックコレクションをサポート. . . .152 RX クロックコレクション. . . 152 機能の説明 . . . .152 ポートおよび属性. . . .153 RX クロックコレクションの使用. . . .157 クロックコレクションの有効化. . . .157 RX エラスティックバッファの制限設定 . . . .157 クロックコレクションシーケンスの設定 . . . .158 クロックコレクションのオプション . . . .159 クロックコレクションのモニタリング . . . .159 RX チャネルボンディング. . . 159 機能の説明 . . . .159 ポートおよび属性. . . .160 RX チャネルボンディングの使用. . . .164 チャネルボンディングの有効化. . . .164 チャネルボンディングモード . . . .164 チャネルボンディングシーケンスの設定 . . . .165 最大スキューの設定. . . .165 チャネルボンディングとクロックコレクションの優先順位. . . .166 FPGA RX インターフェイス . . . 166 機能の説明 . . . .166 ポートおよび属性. . . .167 説明. . . .168 インターフェイス幅の設定 . . . .168 RXUSRCLK および RXUSRCLK2 の接続 . . . .170

第

5 章

:

ボード

デザインのガイドライン

概要 . . . 173

(11)

電源接続. . . .176 終端抵抗キャリブレーション回路. . . .176 GTP トランシーバを使用する場合と未使用の場合の電源接続管理. . . .178 GTP バンクをすべて使用する場合の接続. . . .178 同じ GTP バンク内の GTP デュアルを使用する場合としない場合の電源接続. . . .178 リファレンスクロック . . . 178 概要. . . .178 GTP のリファレンスクロックに関するチェック項目 . . . .180 インターフェイス. . . .181 LVDS. . . .181 LVPECL . . . .181 AC カップリング. . . .181 クロック分配 . . . .182 オシレータからの 2 つ以上の差動クロック入力ペアへクロックを提供 . . . .182 未使用のリファレンスクロック入力 . . . .182 電源供給およびフィルタリング . . . 182 概要. . . .182 電圧レギュレータ. . . .182 リニアレギュレータおよびスイッチングレギュレータ . . . .182 電力分配ネットワーク . . . .184 電源供給デカップリングキャパシタ . . . .184 PCB (プリント回路基板) の設計 . . . .184 ボードスタックアップ . . . .185 MGT 電源接続. . . .186 クロストーク . . . .187 SelectIO の使用ガイドライン. . . 187 推奨される信号ランチ (Signal Launch) . . . 187

付録

A : 8B/10B

有効な文字

付録

B : GTP

トランシーバの

DRP

アドレス

マップ

(12)

(13)

このユーザー

ガイドについて

このユーザーガイドでは、Spartan®_{-6 FPGA}_の_GTX_{トランシーバの使用方法について説明しま}

す。この文書では、

• Spartan-6 FPGA GTP トランシーバを、GTP トランシーバと略して表記しています。

• GTPA1_DUAL は、1 セットの Spartan-6 FPGA GTP トランシーバをインスタンシエートするインスタンシエートプリミティブ名です。GTP_DUAL という語は、この文書全体を通して GTPA1_DUAL タイルと同義に使用されます。 • DUAL は、2 つの差動リファレンスクロックピンのペアおよびアナログ電源ピンを共有する、 2 つの GTP トランシーバのクラスタまたはセットです。 • ピン名の末尾に 0 または 1 が付くもの、属性名の末尾に _0 または _1 が付くものがあります。この接尾辞は、レーン 0 とレーン 1 のレーン固有の設定、または PLL0 と PLL1 の固有の設定に対応します。ピン名または属性名に接尾辞が付いていない場合、この名前は、レーン固有のピンまたは属性に共通する名前です。ソフトウェアでピンまたは属性を使用する場合、接尾辞は必須です。

ユーザー

ガイドの内容

このユーザーガイドは、次の各章から構成されています。 • 第 1 章「トランシーバおよびツールの概要」 • 第 2 章「トランシーバの共有機能」 • 第 3 章「トランスミッタ」 • 第 4 章「レシーバ」 • 第 5 章「ボードデザインのガイドライン」 • 付録 A 「8B/10B 有効な文字」

その他の資料

次の資料も、http://japan.xilinx.com/6 からダウンロードできます。 • 『Spartan-6 ファミリ概要』 Spartan-6 ファミリの特徴と製品群の概要を説明しています。 • 『Spartan-6 FPGA データシート: DC 特性およびスイッチ特性』 Spartan-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています。

(14)

• 『Spartan-6 FPGA パッケージおよびピン配置仕様』デバイス/パッケージの組み合わせおよび最大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、機械的図面、温度仕様が記載されています。 • 『Spartan-6 FPGA コンフィギュレーションガイド』この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルとパラレル)、マルチビットストリームの管理、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーションテクニックの各章で構成されています。

• 『Spartan-6 FPGA SelectIO リソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な SelectIO™ リソースについて説明しています。 • 『Spartan-6 FPGA クロッキングリソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロッキングリソースについて説明しています。

• 『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』

Spartan-6 デバイスのブロック RAM の機能について説明しています。 • 『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

Spartan-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明しています。

• 『Spartan-6 FPGA DSP48A1 スライスユーザーガイド』

Spartan-6 の各デバイスで使用可能な DSP48A1 スライスについて説明しています。 • 『Spartan-6 FPGA メモリコントローラユーザーガイド』 Spartan-6 FPGA と一般的なメモリ規格のインターフェイスを大幅に簡略化する専用の組み込みマルチポートメモリコントローラ、Spartan-6 FPGA メモリコントローラブロックについて説明します。 • 『Spartan-6 FPGA PCB デザインガイド』 PCB およびインターフェイスレベルのデザインを決定する方法に焦点を当てた Spartan-6 デバイスの PCB デザイン情報を提供します。

その他の資料

次の資料も、この文書の参考資料として利用できます。 1. 『高速シリアル I/O をより簡単に使用』 http://japan.xilinx.com/publications/books/serialio/index.htm 2. 『合成/シミュレーションデザインガイド』 http://japan.xilinx.com/support/sw_manuals/xilinx8/download/

その他のリソース

その他の資料を検索するには、次の Web サイトにアクセスしてください。 http://japan.xilinx.com/support/documentation/index.htm

(15)

第

1 章

トランシーバおよびツールの概要

概要

GTP トランシーバは、Spartan®_{-6 FPGA}_{に搭載されている省電力トランシーバです。このトラン} シーバは、柔軟にコンフィギュレーション可能であり FPGA のプログラマブルロジックリソースと密接に統合されています。次のような機能を含み多様なアプリケーションをサポートします。

• 終端および電圧振幅が設定変更可能な CML (Current Mode Logic) シリアルドライバ/バッファ • プログラム可能な TX プリエンファシス、連続時間 RXリニアイコライゼーション • 複数の業界規格をサポート • 614Mb/s ～ 810Mb/s • 1.22Gb/s ～ 1.62Gb/s • 2.45Gb/s ～ 3.125Gb/s • 8B/10B エンコーダ、カンマアライメント、チャネルボンディング、クロックコレクションなどの内蔵された PCS 機能オプション • 最小データパスレイテンシで確定的な固定レイテンシモード

• PCI Express®_{デザイン用のビーコン信号、および}_SATA_{デザイン用の}_COM_{信号サポートを}

含む OOB 信号 • レシーバアイスキャン

検証目的のためのタイムドメインの水平方向アイスキャン

はじめて使用する場合は、『High-Speed Serial I/O Made Simple』[参照1] を参照してください。この資料では、高速シリアルトランシーバ技術およびその応用例が説明されています。

Xilinx®_{CORE Generator™}_{ツールには、異なるプロトコルのコンフィギュレーションをサポート}

するため、あるいはカスタマムコンフィギュレーションを行うために、GTP トランシーバを自動的にコンフィギュレーションするウィザードが含まれています (24 ページの「Spartan-6 FPGA GTP Transceiver Wizard」参照)。

図 1-1 に、Spartan-6 FPGA GTP トランシーバのブロック図を示します。使用モデルを含むレシーバおよびトランスミッタの機能ブロックについては、本ユーザーガイドの各章で説明します。

(16)

図 1-2 に、Spartan-6 デバイス (XC6SLX45T) における GTP トランシーバの配置例を示します。 1 つの GTPA1_DUAL タイル内に 2 つの GTP トランシーバが含まれます。小規模デバイスの場合、すべての GTPA1_DUAL タイルは図 1-2 のように上部 1 行に配置されます。大規模デバイスの場合、ダイの上部および下部に 1 行ずつ GTP トランシーバの行があります。

X-Ref Target - Figure 1-1

図 1-1 : Spartan-6 FPGA GTP トランシーバブロックの簡略図

TX-PMA

TX-PCS

FPGA TX Interface UG386_c1_01_100709 TX PIPE Control Phase Adjust FIFO PCIe Beacon

From RX Parallel Data (Far-End PMA Loopback) To RX Parallel

Data (Near-End PCS Loopback)

From RX Parallel Data (Far-End PCS Loopback) PISO TX Pre-emp TX Clock Divider TX OOB and PCIe TX Driver Polarity Polarity SATA OOB 8B/ 10B Pattern Generator

RX-PMA

RX-PCS

FPGA RX Interface Loss of Sync RX PIPE Control RX Status Control SIPO RX Clock Divider RX EQ RX OOB RX CDR Elastic Buffer Pattern Checker Comma Detect and Align 10B /8B

ClockfromGTPA1_DUALPLL(s): one PLL per GTPA1_DUAL tile or one PLL per lane

(17)

概要図 1-2 に示されているそのほかの機能ブロックの詳細は、次の資料を参照してください。 • 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』には、コンフィギュレーション、クロック、CMT、および I/O ブロックに関する詳細情報が記載されています。図 1-3 に、GTPA1_DUAL タイル内にある 2 つの GTP トランシーバブロックの詳細を示します。この 2 つの GTP トランシーバは、2 つのリファレンスクロックピンペアを共有しています。

図 1-2 : Spartan-6 LX45T FPGA の GTP トランシーバ Config Config I/O Ring Spartan-6 FPGA (XC6SLX45T) UG386_c1_02_100709 Integrated Block for PCI Express Operation GTPA1_DUAL Tile GTPA1_DUAL Tile DCM DCM DCM DCM Config Config I/O Ring Config Config I/O Ring I/O Ring I/O Ring

(18)

40 ページの「リファレンスクロックの選択および分配」セクションでは、リファレンスクロックソースおよび配線について詳しく説明します

図 1-3 : GTPA1_DUAL タイル内にある 2 つの GTP トランシーバ

RX-PMA RX-PCS

GTP1 GTP0

Spartan-6 FPGA GTPA1_DUAL Tile

FPGA Pins Package Pins Shared Resources TX-PMA TX-PCS UG386_c1_03_100709 RX-PMA RX-PCS TX-PMA TX-PCS PMA PLLs PLL Lock Detection Reset Control TXDATA0[31:0] TXBYPASS8B10B0[3:0] TXCHARISK0[3:0] TXCHARDISPMODE0[3:0] TXCHARDISPVAL0[3:0] TXDATA1[31:0] TXBYPASS8B10B1[3:0] TXCHARISK1[3:0] TXCHARDISPMODE1[3:0] TXCHARDISPVAL1[3:0] RXPOWERDOWN0[1:0] RXSTATUS0[2:0] RXDATA0[31:0] RXNOTINTABLE0[3:0] RXDISPERR0[3:0] RXCHARISCOMMA0[3:0] RXCHARISSK0[3:0] RXRUNDISP0[3:0] RXVALID0 RXPOWERDOWN1[1:0] RXSTATUS1[2:0] RXDATA1[31:0] RXNOTINTABLE1[3:0] RXDISPERR1[3:0] RXCHARISCOMMA1[3:0] RXCHARISSK1[3:0] RXRUNDISP1[3:0] GTPCLKOUT0[1:0] GTPCLKOUT1[1:0] TXUSRCLK0 TXUSRCLK20 RXUSRCLK0 RXUSRCLK20 CLKIN(1) Data F rom FPGA TXUSRCLK1 TXUSRCLK21 RXUSRCLK1 RXUSRCLK21 Clocking Power Control DRP TXP0 MGTTXP0 TXN0 MGTTXN0 RXP0 MGTRXP0 RXN0 MGTRXN0 TXP1 MGTTXP1 TXN1 MGTTXN1 RXP1 MGTRXP1 RXN1 MGTRXN1 AVTTRX AVTTTX AVCC AVCCPLL0 Data F rom FPGA Data T o FPGA MGTAVCC MGTAVCCPLL0 AVCCPLL1 MGTAVCCPLL1 MGTAVTTRX MGTAVTTTX Data T o FPGA RXVALID1 GTP TX GTP RX GTP TX GTP RX 7 6 6 7 4 5 3 2 1 メモ : 1. CLKIN は、2 つの差動クロックピンペアを簡略して示しています。

(19)

ポートおよび属性のまとめ

ポートおよび属性を各機能グループ (例 : リファレンスクロックセレクション) ごとに表にまとめました。複数の章で言及されているポートおよび属性については、最初のページを示します。表 1-1 に、機能グループに基づいたポートおよび属性の一覧を示します。表 1-1 : ポートのまとめポートセクション (ページ番号) DRPDO[15:0] 69 ページ GTPCLKFBEAST[1:0] 44 ページ GTPCLKFBSEL0EAST[1:0] 44 ページ GTPCLKFBSEL0WEST[1:0] 45 ページ GTPCLKFBSEL1EAST[1:0] 45 ページ GTPCLKFBSEL1WEST[1:0] 45 ページ GTPCLKFBWEST[1:0] 45 ページ REFCLKPWRDNB0 45 ページ REFCLKPWRDNB1 45 ページ RXCHANBONDSEQ0 160 ページ RXCHANBONDSEQ1 160 ページ RXCHANISALIGNED0 160 ページ RXCHANISALIGNED1 160 ページ RXCHANREALIGN0 160 ページ RXCHANREALIGN1 160 ページ RXCLKCORCNT0[2:0] 154 ページ RXCLKCORCNT1[2:0] 154 ページ RXENCHANSYNC0 162 ページ RXENCHANSYNC1 162 ページ RXENPRBSTST0[2:0] 128 ページ RXENPRBSTST1[2:0] 128 ページ RXEQMIX0[1:0] 119 ページ RXEQMIX1[1:0] 119 ページ RXPOLARITY0 127 ページ RXPOLARITY1 127 ページ RXPRBSERR0 128 ページ RXPRBSERR1 128 ページ

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表 1-2 に、機能グループに基づいたポートおよび属性の一覧を示します。 RXSLIDE0 133 ページ RXSLIDE1 133 ページ TXBUFDIFFCTRL0[2:0] 100 ページ TXBUFDIFFCTRL1[2:0] 100 ページ TXDIFFCTRL0[3:0] 101 ページ TXDIFFCTRL1[3:0] 101 ページ TXENPRBSTST0[2:0] 94 ページ TXENPRBSTST1[2:0] 94 ページ TXINHIBIT0 101 ページ TXINHIBIT1 101 ページ TXPOLARITY0 96 ページ TXPOLARITY1 96 ページ TXPRBSFORCEERR0 94 ページ TXPRBSFORCEERR1 94 ページ TXPREEMPHASIS0[2:0] 102 ページ TXPREEMPHASIS1[2:0] 102 ページ表 1-2 : 属性のまとめ属性セクション (ページ番号) AC_CAP_DIS_0 109 ページ AC_CAP_DIS_1 109 ページ CB2_INH_CC_PERIOD_(0,1) 202 ページ CHAN_BOND_1_MAX_SKEW_0 162 ページ CHAN_BOND_1_MAX_SKEW_1 162 ページ CHAN_BOND_2_MAX_SKEW_0 162 ページ CHAN_BOND_2_MAX_SKEW_1 162 ページ CHAN_BOND_KEEP_ALIGN_0 162 ページ CHAN_BOND_KEEP_ALIGN_1 162 ページ表 1-1 : ポートのまとめ (続き) ポートセクション (ページ番号)

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ポートおよび属性のまとめ CHAN_BOND_SEQ_1_2_0 162 ページ CHAN_BOND_SEQ_1_2_1 162 ページ CHAN_BOND_SEQ_1_3_0 162 ページ CHAN_BOND_SEQ_1_3_1 162 ページ CHAN_BOND_SEQ_1_4_0 162 ページ CHAN_BOND_SEQ_1_4_1 162 ページ CHAN_BOND_SEQ_1_ENABLE_0 162 ページ CHAN_BOND_SEQ_1_ENABLE_1 162 ページ CHAN_BOND_SEQ_2_1_0 163 ページ CHAN_BOND_SEQ_2_1_1 163 ページ CHAN_BOND_SEQ_2_2_0 163 ページ CHAN_BOND_SEQ_2_2_1 163 ページ CHAN_BOND_SEQ_2_3_0 163 ページ CHAN_BOND_SEQ_2_3_1 163 ページ CHAN_BOND_SEQ_2_4_0 163 ページ CHAN_BOND_SEQ_2_4_1 163 ページ CHAN_BOND_SEQ_2_ENABLE_0 163 ページ CHAN_BOND_SEQ_2_ENABLE_1 163 ページ CHAN_BOND_SEQ_2_USE_0 163 ページ CHAN_BOND_SEQ_2_USE_1 163 ページ CHAN_BOND_SEQ_LEN_0 163 ページ CHAN_BOND_SEQ_LEN_1 163 ページ CLK25_DIVIDER_(0,1) 200 ページ CLKINDC_B_(0,1) 207 ページ CLKRCV_TRST_(0,1) 207 ページ CLK_CORRECT_USE_0 157 ページ CLK_CORRECT_USE_1 157 ページ CLK_COR_ADJ_LEN_0 154 ページ CLK_COR_ADJ_LEN_1 154 ページ CLK_COR_DET_LEN_0 154 ページ CLK_COR_DET_LEN_1 154 ページ表 1-2 : 属性のまとめ (続き) 属性セクション (ページ番号)

(22)

CLK_COR_INSERT_IDLE_FLAG_0 154 ページ CLK_COR_INSERT_IDLE_FLAG_1 154 ページ CLK_COR_KEEP_IDLE_0 155 ページ CLK_COR_KEEP_IDLE_1 155 ページ CLK_COR_MAX_LAT_0 155 ページ CLK_COR_MAX_LAT_1 155 ページ CLK_COR_MIN_LAT_0 155 ページ CLK_COR_MIN_LAT_1 155 ページ CLK_COR_PRECEDENCE_0 155 ページ CLK_COR_PRECEDENCE_1 155 ページ CLK_COR_REPEAT_WAIT_0 155 ページ CLK_COR_REPEAT_WAIT_1 155 ページ CLK_COR_SEQ_1_1_0 156 ページ CLK_COR_SEQ_1_1_1 156 ページ CLK_COR_SEQ_1_2_0 156 ページ CLK_COR_SEQ_1_2_1 156 ページ CLK_COR_SEQ_1_3_0 156 ページ CLK_COR_SEQ_1_3_1 156 ページ CLK_COR_SEQ_1_4_0 156 ページ CLK_COR_SEQ_1_4_1 156 ページ CLK_COR_SEQ_1_ENABLE_0 156 ページ CLK_COR_SEQ_1_ENABLE_1 156 ページ CLK_COR_SEQ_2_1_0 156 ページ CLK_COR_SEQ_2_1_1 156 ページ CLK_COR_SEQ_2_2_0 156 ページ CLK_COR_SEQ_2_2_1 156 ページ CLK_COR_SEQ_2_3_0 156 ページ CLK_COR_SEQ_2_3_1 156 ページ CLK_COR_SEQ_2_4_0 156 ページ表 1-2 : 属性のまとめ (続き) 属性セクション (ページ番号)

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ポートおよび属性のまとめ CLK_COR_SEQ_2_ENABLE_1 156 ページ CLK_COR_SEQ_2_USE_0 156 ページ CLK_COR_SEQ_2_USE_1 156 ページ CM_TRIM_0[1:0] 109 ページ CM_TRIM_1[1:0] 109 ページ COMMA_10B_ENABLE_0 134 ページ COMMA_10B_ENABLE_1 134 ページ GTP_CFG_PWRUP_(0,1) 201 ページ MCOMMA_10B_VALUE_0 134 ページ MCOMMA_10B_VALUE_1 134 ページ OOB_CLK_DIVIDER_0 116 ページ OOB_CLK_DIVIDER_1 116 ページ PCI_EXPRESS_MODE_0 163 ページ PCI_EXPRESS_MODE_1 163 ページ PCOMMA_10B_VALUE_0 134 ページ PCOMMA_10B_VALUE_1 134 ページ PMA_COM_CFG_EAST 209 ページ PMA_COM_CFG_WEST 209 ページ PMA_RXSYNC_CFG_(0,1) 209 ページ PMA_RX_CFG_0 122 ページ RCV_TERM_GND_0 109 ページ RCV_TERM_GND_1 109 ページ RCV_TERM_VTTRX_0 109 ページ RCV_TERM_VTTRX_1 109 ページ RXEQ_CFG_0[7:0] 119 ページ RXEQ_CFG_1[7:0] 119 ページ RX_DECODE_SEQ_MATCH_0 157 ページ RX_DECODE_SEQ_MATCH_1 157 ページ RX_EN_MODE_RESET_BUF_(0,1) 202 ページ RX_LOS_INVALID_INCR_0 136 ページ RX_LOS_INVALID_INCR_1 136 ページ表 1-2 : 属性のまとめ (続き) 属性セクション (ページ番号)

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Spartan-6 FPGA GTP Transceiver Wizard

Spartan-6 FPGA GTP Transceiver Wizard は、GTP トランシーバプリミティブ (GTPA1_DUAL) をインスタンシエートするためのラッパファイル生成に最適です。このウィザードは、ザイリンクスの CORE Generator ツールに含まれています。使用前に最新の IP アップデートがダウンロードされていることを確認してください。使用方法の詳細は、『Spartan-6 FPGA GTP Transceiver Getting Started Guide』に記載されています。

1. ザイリンクスの CORE Generator ツールを起動します。

2. GTP Transceiver Wizard は、ツリー構造の次のディレクトリ以下にあります。 /FPGA Features & Design/IO Interfaces

図 1-4 を参照してください。 RX_SLIDE_MODE_0 134 ページ RX_SLIDE_MODE_1 134 ページ TERMINATION_CTRL_0[4:0] 110 ページ TERMINATION_CTRL_1[4:0] 110 ページ TERMINATION_OVRD_0 110 ページ TERMINATION_OVRD_1 110 ページ TST_ATTR_(0,1) 207 ページ TXRX_INVERT_0 85 ページ TXRX_INVERT_1 85 ページ TX_DETECT_RX_CFG_(0,1) 206 ページ TX_IDLE_DELAY_(0,1) 206 ページ TX_TDCC_CFG_(0,1) 209 ページ表 1-2 : 属性のまとめ (続き) 属性セクション (ページ番号)

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Spartan-6 FPGA GTP Transceiver Wizard

3. [Spartan-6 FPGA GTP Transceiver Wizard] をダブルクリックしてウィザードを起動します。

図 1-4 : Spartan-6 FPGA GTP Transceiver Wizard

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シミュレーション

機能の説明

GTP トランシーバを使用するシミュレーションの場合、シミュレーション環境およびテストベンチに対して特定の要件があります。『合成/シミュレーションデザインガイド』 [参照2]には、サポートされているシミュレータの環境設定方法を使用ハードウェア記述言語 (HDL) に基づいて記載しています。このデザインガイドは、ザイリンクスウェブサイトからダウンロードできます。 GTP トランシーバを使用するデザインをシミュレーションする際の要件は、次のとおりです。 • シミュレータが SecureIP モデルをサポートしていること。構築されたブロックのインプリメンテーションに使用された Verilog/HDL の暗号化バージョンをサポートしている必要がある。 SecureIP は、最新の IP 暗号化方法です。SecureIP モデルをサポートするには、Verilog LRM - IEEE Std 1364-2005 暗号化に準拠したシミュレータが必要です。 • VHDL シミュレーション用の混合言語シミュレータ。 SecureIP モデルは基本的に Verilog を使用します。これらを VHDL デザインで使用する場合は、混合言語シミュレータが必要になります。シミュレータは、VHDL と Verilog を同時にシミュレーションできる必要があります。 • GTPA1_DUAL SecureIP モデルがインストールされていること。 • SecureIP の使用に対応した適切なシミュレータ設定 (初期化ファイル、環境変数)。

• シミュレーションライブラリ (例 : UNISIM、SIMPRIMS) をコンパイルする COMPXLIB を適切な順序で実行する。 • 適切なシミュレータリゾリューションの設定 (Verilog) • SecureIP をサポートする設定の詳細は、シミュレータのユーザーガイドおよび『合成/シミュレーションデザインガイド』を参照。

シミュレーション専用のポートおよび属性

GTPA1_DUALプリミティブには、シミュレーション専用の属性があります。表 1-3 に、シミュレーション専用のGTPA1_DUALプリミティブの属性を示します。

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シミュレーション表 1-3 : GTPA1_DUAL のシミュレーション専用の属性属性種類説明 SIM_GTPRESET_SPEEDUP 整数シミュレーションにおいて、GTPRESET シーケンスを完了して各 GTP トランシーバの PMA PLL をロックするまでの時間を短縮します。 0 : 通常の時間内で GTPRESET シーケンスをシミュレーションする (標準的な初期化時間は約 160μs)。 1 : GTPRESET シーケンスの時間を短縮する (高速初期化時間は約 300ns)。 SIM_RECEIVER_DETECT_PASS ブール関数 GTP トランシーバの TXDETECTRX 機能のシミュレーションに使用します。 TRUE : TX シリアルポートへの RX 接続をシミュレーションする。 TXDETECTRX がレシーバ検出を開始し、RX ポートが接続されていることを示す RXSTATUS[2:0] = 011 が出力される。 FALSE (デフォルト) : 未接続の TX ポートをシミュレーションする。TXDETECTRX がレシーバ検出を開始し、RX ポートが未接続であることを示す RXSTATUS[2:0] = 000 が出力される。 SIM_REFCLK0_SOURCE 3 ビットバイナリ GTP0 トランシーバの PMA PLL が常に同じリファレンスクロックソースで駆動されるデザインをシミュレーションする際、使用されるリファレンスクロックソースを選択します。この属性でリファレンスクロックを選択する場合、REFSELDYPLL0 ポートは000に設定する必要があります。オンザフライでリファレンスクロックソースを変更する必要があるマルチレートデザインの場合は、REFSELDYPLL0 ポートを使用してソースを動的に選択します。 000 : CLK00 ポートをソースとして選択 001 : GCLK00 ポートをソースとして選択 010 : PLLCLK00 ポートをソースとして選択 011 : CLKINEAST0 ポートをソースとして選択 100 : CLK10 ポートをソースとして選択 101 : GCLK10 ポートをソースとして選択 110 : PLLCLK10 ポートをソースとして選択 111 : CLKINWEST0 ポートをソースとして選択

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シミュレーション専用のポートはありません。

SIM_GTPRESET_SPEEDUP

SIM_GTPRESET_SPEEDUP 属性を使用すると、シミュレーション中における各 GTP トランシーバの PMA PLL がロックするまでの時間を短縮できます。 TXOUTCLK または RXRECCLK を使用してクロックを生成するデザインの場合、GTP トランシーバがロックプロセス中の途中では、これらのクロックがフラットライン (変化しない状態) になる場合があります。PLL またはデジタルクロックマネージャ (DCM) を使用して TXOUTCLK または RXRECCLK を生成する場合、最終的なクロック出力は、GTP トランシーバと PLL (または DCM) の両方がロックするまで有効にはなりません。式 1-1 は、シミュレーションで TXOUTCLK または RXRECCLK からの安定したソースが有効になるまでの概算時間 (PLL または DCM で必要な時間を含む) を求める等式です。式1-1 PLL または DCM を使用しない場合、それらに該当する項は等式から削除できます。 SIM_REFCLK1_SOURCE 3 ビットバイナリ GTP1 トランシーバの PMA PLL が常に同じリファレンスクロックソースで駆動されるデザインをシミュレーションする際、使用されるリファレンスクロックソースを選択します。この属性でリファレンスクロックを選択する場合、REFSELDYPLL1 ポートは 000 に設定する必要があります。オンザフライでリファレンスクロックソースを変更する必要があるマルチレートデザインの場合は、REFSELDYPLL1 ポートを使用してソースを動的に選択します。 000 : CLK01 ポートをソースとして選択 001 : GCLK01 ポートをソースとして選択 010 : PLLCLK01 ポートをソースとして選択 011 : CLKINEAST1 ポートをソースとして選択 100 : CLK11 ポートをソースとして選択 101 : GCLK11 ポートをソースとして選択 110 : PLLCLK11 ポートをソースとして選択 111 : CLKINWEST1 ポートをソースとして選択 SIM_TX_ELEC_IDLE_LEVEL 1 ビットバイナリ電気的アイドルのシミュレーションにおける TXN および TXP の値を設定します。設定可能な値は 0、1、X、または Z となり、デフォルトは X です。 SIM_VERSION リール多様なシリコンのステッピングと一致させるため、シミュレーションバージョンを選択します。デフォルトは 1.0 です。表 1-3 : GTPA1_DUAL のシミュレーション専用の属性 (続き) 属性種類説明

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シミュレーション

SIM_RECEIVER_DETECT_PASS

GTP トランシーバには、トランスミッタのシリアルポートが現時点でレシーバに接続されているかを、そのトランスミッタで検出する TXDETECTRX 機能があります。この検出は、TXP/TXN 差動ピンペアの立ち上がり時間を計測することによって行われます (103 ページの「PCI Express デザイン用の TX レシーバ検出機能」参照)。

GTPA1_DUAL の SecureIP には、TXDETECTRX をシミュレーションするための属性 (SIM_ RECEIVER_DETECT_PASS) があります。この属性は、TXP/TXN 差動ピンペアの立ち上がり時間の計測をモデル化せずに、GTP トランシーバの TXDETECTRX をシミュレーションできます。 SIM_RECEIVER_DETECT_PASS は、デフォルトで FALSE に設定されています。この属性の場合は、未接続のレシーバを構築し、TXDETECTRX 動作はレシーバが接続されていないことを示します。接続されているレシーバを構築する場合は、そのトランシーバの SIM_RECEIVER_DETECT_ PASS を TRUE に設定してください。

SIM_REFCLK0_SOURCE

GTPA1_DUAL の SecureIP モデルには、シミュレーション中に GTP0 トランシーバの PMA PLL を駆動するリファレンスクロックを選択する属性 (SIM_REFCLK0_SOURCE) があります。この属性は、GTP0 トランシーバの PMA PLL のクロック入力が常に同じリファレンスクロックソースで駆動されるデザインで使用されます。リファレンスクロックソースには、トランシーバが属するタイル専用のクロック、西方向のリファレンスクロック、東方向のリファレンスクロック、および FPGA ロジックからのクロックがあります。27 ページの表 1-3 に、この属性の有効な設定を示します GTP0 トランシーバの PMA PLL を駆動するリファレンスクロックソースをオンザフライで変更する必要があるマルチレートデザインの場合は、REFSELDYPLL0 ポートを使用してソースを動的に選択します。

SIM_REFCLK1_SOURCE

GTPA1_DUAL の SecureIP モデルには、シミュレーション中に GTP1 トランシーバの PMA PLL を駆動するリファレンスクロックを選択する属性 (SIM_REFCLK1_SOURCE) があります。この属性は、GTP1 トランシーバの PMA PLL のクロック入力が常に同じリファレンスクロックソースで駆動されるデザインで使用されます。リファレンスクロックソースには、トランシーバが属するタイル専用のクロック、西方向のリファレンスクロック、東方向のリファレンスクロック、および FPGA ロジックからのクロックがあります。27 ページの表 1-3 に、この属性の可能な設定を示します GTP1 トランシーバの PMA PLL を駆動するリファレンスクロックソースをオンザフライで変更する必要があるマルチレートデザインの場合は、REFSELDYPLL1 ポートを使用してソースを動的に選択します。

SIM_TX_ELEC_IDLE_LEVEL

この属性は、電気的アイドルのシミュレーション中におけるトランスミッタの作動出力ペア (TXN および TXP) の値を設定します。設定可能な値は 0、1、X、または Z となり、デフォルトは X です。

SIM_VERSION

この属性は、異なるシリコンステッピングと一致させるためにシミュレーションバージョンを選択します。デフォルトは 1.0 です。

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インプリメンテーション

本章では、デザインにインスタンシエートした Spartan-6 FPGA GTPA1_DUAL タイルをデバイスリソースへマップする際に必要な情報を提供します。 • デバイス/パッケージの組み合わせにおける GTPA1_DUAL タイルの位置 • 各 GTPA1_DUAL タイルに関連する外部信号のパッド番号 • デザインにインスタンシエートされた GTPA1_DUAL タイルおよびクロックリソースが、ユーザー制約ファイル (UCF) を使用して、どのようにマップされるか通常、設計の初期段階で GTP トランシーバの位置を定義することによって、クロックリソースの適切な使用が可能になり、ボード設計時のシグナルインテグリティ解析がシンプルになります。インプリメンテーションフローでは UCF 内の配置制約を使用することで、この定義プロセスをサポートします。本章では、GTP のクロッキングコンポーネントのインスタンシエート方法について説明します。 GTPA1_DUAL タイルのその他のクロッキングオプションの詳細は、40 ページの「リファレンスクロックの選択および分配」を参照してください。 GTPA1_DUAL タイルの位置は、XY 座標で指定されます (X = 列、Y = 行)。Spartan-6 の小規模デバイスの場合、すべての GTP トランシーバはダイ上部にある行に配置されます。大規模デバイスの場合、ダイの上部および下部に 1 行ずつ GTP トランシーバの行があります。 X0Y0 で指定されたトランシーバは、それぞれのデバイス/パッケージの組み合わせにおいて、最下位バンクの最下位ポジションに配置されます。上部のみにトランシーバの行があるデバイスの場合、 Y 座標の値は常に 0 となります。上部と下部にトランシーバの行があるデバイスの場合、下部行の Y 座標の値は 0 となり上部行の Y 座標の値は 1 となります。 GTP トランシーバを使用するデザイン用の UCF ファイルを作成する方法は 2 つあります。推奨方法は、GTP Transceiver Wizard を使用する方法です (24 ページの「Spartan-6 FPGA GTP Transceiver Wizard」参照)。ウィザードは、トランシーバをコンフィギュレーションし、GTP_DUAL 配置情報のプレースホルダを含む UCF テンプレートを自動生成します。この方法で生成された UCF は編集可能で、パラメータや配置情報をアプリケーション用にカスタマイズできます。 UCF 生成の 2 つ目の方法は手書きによるものです。この方法で作成する場合、設計者は、トランシーバの動作を制御するコンフィギュレーション属性およびタイル位置のパラメータの両方を入力する必要があります。GTP トランシーバのコンフィギュレーションに必要なすべてのパラメータを確実に入力するよう、十分に注意してください。

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インプリメンテーション

図 1-5 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トランシーバの位置情報を示します。

図 1-6 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トランシーバの位置情報を示します。

図 1-5 : CSG324 パッケージの配置図 (1) XC6SLX25T: GTPA1_DUAL_X0Y0 XC6SLX45T: GTPA1_DUAL_X0Y0 B6 B4 A6 A4 C5 C7 D5 D7 A8 B8 C9 D9 MGTTXP1_101 MGTTXP0_101 MGTTXN1_101 MGTTXN0_101 MGTRXN0_101 MGTRXN1_101 MGTRXP0_101 MGTRXP1_101 MGTREFCLK0N_101 MGTREFCLK0P_101 MGTREFCLK1N_101 MGTREFCLK1P_101 B7 D10 C8 D6 A5 E7 E5 MGTAVCCPLL0_101 MGTAVCCPLL1_101 MGTAVCC_101 MGTAVTTRX_101 MGTAVTTTX_101 MGTRREF_101 MGTAVTTRCAL_101 UG386_c1_05_100909

Top

図 1-6 : CSG324 パッケージの配置図 (2) UG386_c1_06_100909 XC6SLX25T: Not Available XC6SLX45T: GTPA1_DUAL_X1Y0 B14 B12 A14 A12 C11 C13 D11 D13 A10 B10 E10 F10 MGTTXP1_123 MGTTXP0_123 MGTTXN1_123 MGTTXN0_123 MGTRXN0_123 MGTRXN1_123 MGTRXP0_123 MGTRXP1_123 MGTREFCLK0N_123 MGTREFCLK0P_123 MGTREFCLK1N_123 MGTREFCLK1P_123 B11 E11 E9 D12 A13 MGTAVCCPLL0_123 MGTAVCCPLL1_123 MGTAVCC_123 MGTAVTTRX_123 MGTAVTTTX_123

Top

(32)

図 1-7 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トランシーバの位置情報を示します。

図 1-7 : FF484 パッケージの配置図 (1)

Bottom

UG386_c1_07_100909 B8 B6 A8 A6 C7 C9 D7 D9 B10 A10 D11 C11

Top

XC6SLX25T: GTPA1_DUAL_X0Y0 XC6SLX45T: GTPA1_DUAL_X0Y0 XC6SLX75T: GTPA1_DUAL_X0Y1 XC6SLX100T: GTPA1_DUAL_X0Y1 XC6SLX150T: GTPA1_DUAL_X0Y1 MGTTXP1_101 MGTTXP0_101 MGTTXN1_101 MGTTXN0_101 MGTRXN0_101 MGTRXN1_101 MGTRXP0_101 MGTRXP1_101 MGTREFCLK0N_101 MGTREFCLK0P_101 MGTREFCLK1N_101 MGTREFCLK1P_101 MGTAVCCPLL0_101 MGTAVCCPLL1_101 B9 D12 MGTAVCC_101 C10 MGTAVTTRX_101 MGTAVTTTX_101 D8 A7 MGTRREF_101 MGTAVTTRCAL_101 E9 E8 XC6SLX25T: Not Available XC6SLX45T: Not Available XC6SLX75T: GTPA1_DUAL_X0Y0 XC6SLX100T: GTPA1_DUAL_X0Y0 XC6SLX150T: GTPA1_DUAL_X0Y0 UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB OPAD_X0Y0 OPAD_X0Y1 OPAD_X0Y2 OPAD_X0Y3 IPAD_X0Y0 IPAD_X0Y1 IPAD_X0Y2 IPAD_X0Y3 IPAD_X0Y4 IPAD_X0Y5 IPAD_X0Y6 IPAD_X0Y7

(33)

図 1-8 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トランシーバの位置情報を示します。

Bottom

UG386_c1_08_100909

Top

XC6SLX25T: Not Available XC6SLX45T: GTPA1_DUAL_X1Y0 XC6SLX75T: GTPA1_DUAL_X1Y1 XC6SLX100T: GTPA1_DUAL_X1Y1 XC6SLX150T: GTPA1_DUAL_X1Y1 B16 B14 A16 A14 C13 C15 D13 D15 B12 A12 F12 E12 MGTTXP1_123 MGTTXP0_123 MGTTXN1_123 MGTTXN0_123 MGTRXN0_123 MGTRXN1_123 MGTRXP0_123 MGTRXP1_123 MGTREFCLK0N_123 MGTREFCLK0P_123 MGTREFCLK1N_123 MGTREFCLK1P_123 B13 E13 MGTAVCCPLL0_123 MGTAVCCPLL1_123 E10 MGTAVCC_123 D14 A15 MGTAVTTRX_123 MGTAVTTTX_123 XC6SLX25T: Not Available XC6SLX45T: Not Available XC6SLX75T: GTPA1_DUAL_X1Y0 XC6SLX100T: GTPA1_DUAL_X1Y0 XC6SLX150T: GTPA1_DUAL_X1Y0 UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB UNB OPAD_X1Y0 OPAD_X1Y1 OPAD_X1Y2 OPAD_X1Y3 IPAD_X1Y0 IPAD_X1Y1 IPAD_X1Y2 IPAD_X1Y3 IPAD_X1Y4 IPAD_X1Y5 IPAD_X1Y6 IPAD_X1Y7

(34)

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UG386_c1_09_100909 MGTAVCCPLL0_101 MGTAVCCPLL1_101 B11 C12 MGTTXP1_101 MGTTXP0_101 B8 B6 MGTAVCC_101 C10 MGTTXN1_101 MGTTXN0_101 A8 A6 MGTAVTTRX_101 MGTAVTTTX_101 D8 A7 MGTRXN0_101 MGTRXN1_101 C7 C9 MGTRREF_101 MGTAVTTRCAL_101 E9 E11 MGTRXP0_101 MGTRXP1_101 D7 D9 MGTREFCLK0N_101 MGTREFCLK0P_101 A10 B10 MGTREFCLK1N_101 MGTREFCLK1P_101 C11 D11 XC6SLX75T: GTPA1_DUAL_X0Y1 XC6SLX100T: GTPA1_DUAL_X0Y1 XC6SLX150T: GTPA1_DUAL_X0Y1 MGTAVCCPLL0_245 MGTAVCCPLL1_245 AE12 AD13 MGTTXP1_245 MGTTXP0_245 AE9 AE7 MGTAVCC_245 AD11 MGTTXN1_245 MGTTXN0_245 AF9 AF7 MGTAVTTRX_245 MGTAVTTTX_245 AC9 AF8 MGTRXN0_245 MGTRXN1_245 AD8 AD10 MGTRREF_245 MGTAVTTRCAL_245 AB10 AB12 MGTRXP0_245 MGTRXP1_245 AC8 AC10 MGTREFCLK0N_245 MGTREFCLK0P_245 AF11 AE11 MGTREFCLK1N_245 MGTREFCLK1P_245 AD12 AC12 XC6SLX75T: GTPA1_DUAL_X0Y0 XC6SLX100T: GTPA1_DUAL_X0Y0 XC6SLX150T: GTPA1_DUAL_X0Y0

(35)

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UG386_c1_10 _100909 XC6SLX75T: GTPA1_DUAL_X1Y1 XC6SLX100T: GTPA1_DUAL_X1Y1 XC6SLX150T: GTPA1_DUAL_X1Y1 B20 B18 A20 A18 C17 C19 D17 D19 C15 D15 A16 B16 MGTTXP1_123 MGTTXP0_123 MGTTXN1_123 MGTTXN0_123 MGTRXN0_123 MGTRXN1_123 MGTRXP0_123 MGTRXP1_123 MGTREFCLK0N_123 MGTREFCLK0P_123 MGTREFCLK1N_123 MGTREFCLK1P_123 C14 B15 MGTAVCCPLL0_123 MGTAVCCPLL1_123 C16 MGTAVCC_123 D18 A19 MGTAVTTRX_123 MGTAVTTTX_123 XC6SLX75T: GTPA1_DUAL_X1Y0 XC6SLX100T: GTPA1_DUAL_X1Y0 XC6SLX150T: GTPA1_DUAL_X1Y0 AE21 AE19 AF21 AF19 AD18 AD20 AC18 AC20 AD16 AC16 AF17 AE17 MGTTXP1_267 MGTTXP0_267 MGTTXN1_267 MGTTXN0_267 MGTRXN0_267 MGTRXN1_267 MGTRXP0_267 MGTRXP1_267 MGTREFCLK0N_267 MGTREFCLK0P_267 MGTREFCLK1N_267 MGTREFCLK1P_267 AD15 AE16 MGTAVCCPLL0_267 MGTAVCCPLL1_267 AD17 MGTAVCC_267 AC19 AF20 MGTAVTTRX_267 MGTAVTTTX_267

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UG386_c1_11_100909 XC6SLX100T: GTPA1_DUAL_X0Y1 XC6SLX150T: GTPA1_DUAL_X0Y1 B11 B9 A11 A9 C10 C12 D10 D12 A13 B13 C14 D14 MGTTXP1_101 MGTTXP0_101 MGTTXN1_101 MGTTXN0_101 MGTRXN0_101 MGTRXN1_101 MGTRXP0_101 MGTRXP1_101 MGTREFCLK0N_101 MGTREFCLK0P_101 MGTREFCLK1N_101 MGTREFCLK1P_101 MGTAVCCPLL0_101 MGTAVCCPLL1_101 B14 C15 MGTAVCC_101 C13 MGTAVTTRX_101 MGTAVTTTX_101 D11 A10 MGTRREF_101 MGTAVTTRCAL_101 E12 E14 XC6SLX100T: GTPA1_DUAL_X0Y0 XC6SLX150T: GTPA1_DUAL_X0Y0 AJ11 AJ9 AK11 AK9 AH10 AH12 AG10 AG12 AK13 AJ13 AH14 AG14 MGTTXP1_245 MGTTXP0_245 MGTTXN1_245 MGTTXN0_245 MGTRXN0_245 MGTRXN1_245 MGTRXP0_245 MGTRXP1_245 MGTREFCLK0N_245 MGTREFCLK0P_245 MGTREFCLK1N_245 MGTREFCLK1P_245 MGTAVCCPLL0_245 MGTAVCCPLL1_245 AJ14 AH15 MGTAVCC_245 AH13 MGTAVTTRX_245 MGTAVTTTX_245 AG11 AK10 MGTRREF_245 MGTAVTTRCAL_245 AF12 AF14

(37)

図 1-12 : FF900 パッケージの配置図 (2) B23 B21 A23 A21 C20 C22 D20 D22 C18 D18 A19 B19 MGTTXP1_123 MGTTXP0_123 MGTTXN1_123 MGTTXN0_123 MGTRXN0_123 MGTRXN1_123 MGTRXP0_123 MGTRXP1_123 MGTREFCLK0N_123 MGTREFCLK0P_123 MGTREFCLK1N_123 MGTREFCLK1P_123 UG386_c1_12_100909 XC6SLX100T: GTPA1_DUAL_X1Y1 XC6SLX150T: GTPA1_DUAL_X1Y1 C17 B18 MGTAVCCPLL0_123 MGTAVCCPLL1_123 C19 MGTAVCC_123 D21 A22 MGTAVTTRX_123 MGTAVTTTX_123 XC6SLX100T: GTPA1_DUAL_X1Y0 XC6SLX150T: GTPA1_DUAL_X1Y0 AJ23 AJ21 AK23 AK21 AH20 AH22 AG20 AG22 AH18 AG18 AK19 AJ19 MGTTXP1_267 MGTTXP0_267 MGTTXN1_267 MGTTXN0_267 MGTRXN0_267 MGTRXN1_267 MGTRXP0_267 MGTRXP1_267 MGTREFCLK0N_267 MGTREFCLK0P_267 MGTREFCLK1N_267 MGTREFCLK1P_267 AH17 AJ18 MGTAVCCPLL0_267 MGTAVCCPLL1_267 AH19 MGTAVCC_267 AG21 AK22 MGTAVTTRX_267 MGTAVTTTX_267

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(38)

(39)

第

2 章

トランシーバの共有機能

リファレンス

クロック入力の構造

機能の説明

図 2-1 に、リファレンスクロック入力の構造を示します。入力は、3/4MGTAVCC に対して両側に 50Ω の内部抵抗で終端処理されています。リファレンスクロックは、IBUFDS プリミティブを使用してソフトウェアにインスタンシエートされます。リファレンスクロックを制御するポートおよび属性は、各 IBUFDS へ接続されずに GTPA1_DUAL に割り当てられます。

ポートおよび属性

表 2-1 に、IBUFDS のリファレンスクロック入力ポートを示します。

図 2-1 : クロック入力の構造 + – UG386_c2_14_110509 Nom 50_Ω CLKRCV_TRST_0/1 = MGTREFCLKP0/1 MGTREFCLKN0/1 REFCLKPWRDNB0/1 MGTAVCC = 1.2V CLKINDC_B_0/1 3/4 MGTAVCC Nom 50Ω 表_{2-1 :}リファレンスクロック入力のポート_(IBUFDS) ポート方向クロックドメイン説明 I IB 入力 (パッド) N/A これらは、MGTREFCLKP0/MGTREFCLKN0 および MGTREFCLKP1/MGTREFCLKN1 へマッピングされるリファレンスクロック入力ポートです。 O 出力 N/A この出力は、GTPA1_DUAL プリミティブの CLK00、 CLK01、CLK10、および CLK11 信号を駆動します。詳細は、40 ページの「リファレンスクロックの選択および分配」を参照してください。

(40)

表 2-2 に、GTPA1_DUAL のリファレンスクロック入力ポートを示します。表 2-3 に、RX アナログフロントエンドの属性を示します。

使用モード

:

リファレンス

クロックの終端処理

リファレンスクロック入力は外部で AC カップリングされます。これを行う際に必要なピンおよび属性の設定を表 2-4 に示します。

リファレンス

クロックの選択および分配

機能の説明

SerDes トランシーバには、複数のリファレンスクロック入力があります。クロック入力の種類および数は、以前の RocketIO™ トランシーバとは多少異なります。Spartan®_{-6 FPGA GTP}_{トランシー}

バリファレンスクロックは、専用のクロック配線およびマルチプレクサリソースを使用して駆動できます。構造的には、1 つのデュアル (DUAL) 内にGTPA1_DUALプリミティブが 1 つあり、このプリミティブには 2 つのトランシーバが含まれます (TX と RX が 2 対ずつ)。各 GTPA1_DUAL タイルには 2 表 2-2 : リファレンスクロック入力のポート (GTPA1_DUAL) ポート方向クロックドメイン説明 REFCLKPWRDNB0 REFCLKPWRDNB1 入力 (パッド) 非同期クロックバッファ用の非同期パワーダウン信号です (アクティブ Low)。表 2-3 : リファレンスクロック入力の属性 (GTPA1_DUAL) 属性種類説明 CLKRCV_TRST_0 CLKRCV_TRST_1 ブール関数制限されています。この属性は、50Ω終端抵抗を有効にします。常に TRUE に設定してください。 CLKINDC_B_0 CLKINDC_B_1 ブール関数制限されています。この属性は、50Ωの終端用の終端電圧を有効にします。常に TRUE に設定してください。表 2-4 : ポートおよび属性の設定入力の種類設定ポート REFCLKPWRDNB0 = 1 REFCLKPWRDNB1 = 1 属性 CLKINDC_B_0 = 1 CLKINDC_B_1 = 1 CLKRCV_TRST_0 = 1 CLKRCV_TRST_1 = 1

(41)

リファレンスクロックの選択および分配リファレンスクロックセレクションの特徴は次のとおりです。 • 隣接する GTPA1_DUAL タイルへの西方向クロックおよび東方向クロック配線 • 各 GTP PLL で利用可能なクロック入力 • PLL のリファレンスクロックを静的または動的に選択可能図 2-2 に、2 つの GTP トランシーバ、2 つの専用リファレンススクロックピンペア、および東西方向のリファレンスクロック配線がある GTPA1_DUAL のアーキテクチャを示します。GTPA1_DUAL タイル内にある各 PLL では、リファレンスクロック MUX のコンフィギュレーションに基づいて、8 個のクロックソースをリファレンスクロックソースとして使用できます。 • 外部ピンからの 2 つのリファレンスクロックピンペア • PLL0 用の CLK[0/1]0 • PLL1 用の CLK[0/1]1 • 東西からの 2 つのリファレンスクロックピンペア • PLL0 用の CLKINEAST0 および CLKINWEST0 • PLL1 用の CLKINEAST1 および CLKINWEST1 隣接する GTPA1_DUAL タイルがない場合、対応するポートは未接続となりフローティング状態になります。 • FPGA ロジックの PLL からの 2 つのリファレンスクロックピンペア • PLL0 用の PLLCLK[0/1]0 • PLL1 用の PLLCLK[0/1]1 • FPGA ロジックで生成される 2 つのリファレンスクロック信号 • PLL0 用の GCLK[0/1]0 • PLL1 用の GCLK[0/1]1

(42)

図 2-3 に、リファレンスクロックマルチプレクサの構造図を示し、各 PLL へ異なるクロックソースが提供される方法を示します。複数のリファレンスクロックがマルチプレクサへ接続される場合は、REFSELDYPLL0 および REFSELDYPLL1 ポートが必要になります。リファレンスクロックマルチプレクサにリファレンスクロックソースを 1 個のみ接続する場合は、各 PLL に 1 つのリファレンスクロックが定義されます。この場合、PLL0 のリファレンスクロックソースは CLK00 ポートへ接続、PLL1 のリファレンスクロックソースは CLK01 ポートへ接続できます。マルチプレクサの制御ポート (REFSELDYPLL0[2:0] および REFSELDYPLL1[2:0] ) を000を設定すると、ザイリンクスのソフトウェアツールが複雑なマルチプレクサ構造を処理して、各 GTP トランシーバの PLL に 1 つのリファレンスクロックを使用するように配線します。ほとんどの場合、GTPA1_DUAL タイル内にある 2 つのトランシーバは同じ外部クロックソースを共有し、各 PLL にはリファレンスクロックが 1 つのみ存在します。詳細は、46 ページの「単一の外部リファレンスクロックを使用する場合」を参照してください。

図 2-2 : GTP トランシーバのリファレンスクロッキング概要図 UG386_c2_12_103009 PLL_SOURCE_0 Controlled by Software REFCLKPLL1 REFCLKPLL0 PLL_SOURCE_1 CLK10/11 PLL0 0 2 3 4 5 6 7 1 MGTREFCLK1P MGTREFCLK1N IBUFDS PLL1 CLK00/01 MGTREFCLK0P MGTREFCLK0N IBUFDS 0 2 3 4 5 6 7 1 PLL_SOURCE_0 Controlled by Software REFCLKPLL1 REFCLKPLL0 CLKINEAST0/1 CLKINWEST0/1 PLL_SOURCE_1 CLK10/11 PLL0 0 2 3 4 5 6 7 1 MGTREFCLK1P MGTREFCLK1N IBUFDS PLL1 CLK00/01 MGTREFCLK0P MGTREFCLK0N IBUFDS 0 2 3 4 5 6 7 1

(43)

リファレンスクロックの選択および分配リファレンスクロックマルチプレクサに複数のリファレンスクロックソースが接続されている場合は、各 PLL に複数のリファレンスクロックが定義されます。この場合、リファレンスクロックを動的に選択して切り替える必要があるため、リファレンスクロックを各リファレンスクロックマルチプレクサ構造へ接続して、必要に応じて REFSELDYPLL[2:0] の設定を変更する必要があります。 1 つの GTPA1_DUAL タイルを含む GTP トランシーバでは、2 つの専用リファレンスクロックピンを共有します。ユーザーデザインでは、 IBUFDSプリミティブをインスタンシエートして、これらのリファレンスクロックへアクセスします。これらのクロックは、GTPA1_DUAL タイル内の GTP トランシーバで使用できます (MGTREFCLK0P/N が CLK00 を駆動し、MGTREFCLK1P/N が CLK01 を駆動する)。また、GTPA1_DUAL タイルが隣接配置されている場合は、専用のリファレンスクロック配線を使用して東西方向の GTP トランシーバへこれらのクロックを配線することも可能です。各 GTP トランシーバは、CLKINEAST0 ポートおよび CLKINEAST1 ポートをソースとする西側の GTPA1_DUAL タイルからリファレンスクロックを選択できます。東側の GTPA1_DUAL タイルは、CLKINWEST0 ポートおよび CLKINWEST1 ポートからクロック供給されます。また、FPGA PLL の出力クロックを対応する PLLCLK ポートへ接続することによって、トランシーバの専用リファレンスクロックソースとして使用できます。PLLCLK ポートは、内部テストのために予約されているポートです。

図 2-3 : GTP トランシーバの詳細図 0 1 2 3 4 5 6 7 CLK00 GCLK00 PLLCLK00 CLKINEAST0 CLK10 GCLK10 PLLCLK10 CLKINWEST0 REFSELDYPLL0[2:0] Out UG386_c2_01_103009 PLL0 0 1 2 3 4 5 6 7 CLK01 GCLK01 PLLCLK01 CLKINEAST1 CLK11 GCLK11 PLLCLK11 CLKINWEST1 REFSELDYPLL1[2:0] Out

User Design Default Configuration

PLL1 GTP Transceiver Reference Clock Selection

Spartan-6 FPGA GTP トランシーバ ユーザー ガイド (UG386)