入力 非同期 TXELECIDLE(0/1) お よ び TXPOWERDOWN(0/1) が同
期信号 ま たは非同期信号のいずれで処理 さ れ る か を決定 し ます。
表 2-16 に、 パ ワーダ ウ ンの属性を示 し ます。
一般的なパワーダウ ン機能
GTP ト ラ ン シーバには、 多様な アプ リ ケーシ ョ ンで使用で き る パ ワ ーダ ウ ン機能があ り ます。
表 2-17 に、 こ れ ら の機能を示 し ます。
PLL のパワー ダウ ン
PLL のパ ワーダ ウ ンモー ド を有効にす る には、 ア ク テ ィ ブ High の PLLPOWERDOWN 信号を ア サー ト し ます。POWERDOWN 信号がアサー ト さ れ る と 、対応す る PMA PLL がパ ワーダ ウ ンモー ド と な り ます。 結果 と し て、 その PMA PLL か ら 派生す る すべての ク ロ ッ ク は停止 し ます。図 2-13 RXPOWERDOWN0[1:0]
RXPOWERDOWN1[1:0]
入力 非同期 PCIe PIPE エン コ ーデ ィ ン グに応 じ て RX レーンの消費
電力を削減 し ます。
00 : P0 (通常動作)
01 : P0s (リ カバ リ 時間が短い) 10 : P1 (リ カバ リ 時間が長い) 11 : P2 (消費電力が最 も 低い状態) 表 2-15 : パワーダウン用のポー ト (続き)
ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
表 2-16 : パワーダウンの属性
属性 種類 説明
PLL_SOURCE_0 PLL_SOURCE_1
1 ビ ッ ト バ イ ナ リ
各レーンの ク ロ ッ キ ン グ ソ ース を指定 し ます。 デフ ォ ル ト では、 レーン 0 が PLL0 を使用 し 、 レーン 1 が PLL1 を使用 し ますが、 いずれかの PLL を共有 す る こ と も 可能です。共有す る 場合、PLL はレーンか ら の リ セ ッ ト/パ ワ ーダ ウ ン コ マ ン ド に対 し てのみ応答 し ます。
TRANS_TIME_FROM_P2_0 TRANS_TIME_FROM_P2_1
12 ビ ッ ト 16 進数
PCIe 動作の P2 ス テー ト か ら 別のパ ワ ーダ ウ ンモー ド への移行時間を設定 し ます。
TRANS_TIME_NON_P2_0 TRANS_TIME_NON_P2_1
8 ビ ッ ト 16 進数
PCIe 動作の P2 ス テー ト 以外のモー ド 間の移行時間を設定 し ます。
TRANS_TIME_TO_P2_0 TRANS_TIME_TO_P2_1
10 ビ ッ ト 16 進数
PCIe 動作の場合、P2 ス テー ト への移行時間を指定 し ます。
表 2-17 : 基本的なパワーダウン機能のま と め
機能 制御ポー ト 影響
PLL のパ ワ ーダ ウ ン PLLPOWERDOWN(0/1) GTP ト ラ ンシーバの PLL へ影響し ます。
PLL_SOURCE_(0/1) で指定 さ れる PLL をパワーダ ウ ンモー ド に し ます。
TX のパ ワーダ ウ ン TXPOWERDOWN(0/1)[1:0] GTP ト ラ ンシーバの TX へ影響し ます。
RX のパ ワーダ ウ ン RXPOWERDOWN(0/1)[1:0] GTP ト ラ ンシーバの RX へ影響し ます。
パワーダウン
対応す る PLL ロ ッ ク 信号 (ま たは GTP ト ラ ン シーバの PLLLKDET 信号) がアサー ト さ れ る こ と に よ っ て、 パ ワーダ ウ ンモー ド か ら 通常モー ド へ回復 し た こ と が分か り ます。
TX および RX のパワー ダウン
TX お よ び RX のパ ワ ーダ ウ ン信号が PCI Express を使用 し ないデザ イ ン で使用 さ れ る 場合は、
TXPOWERDOWN お よ び RXPOWERDOWN を個別に使用で き ます。ただ し 、こ の場合は、表 2-18 に示す 2 つのパ ワー ス テー ト のみサポー ト さ れます。 こ のパ ワーダ ウ ン方法を使用す る 場合には、
次の要件を満たす必要があ り ます。
• TXPOWERDOWN[1] と TXPOWERDOWN[0] が接続 さ れてい る
• RXPOWERDOWN[1] と RXPOWERDOWN[0] が接続 さ れてい る
• TXDETECTRX が Low に固定 さ れてい る
• TXELECIDLE が TXPOWERDOWN[1] お よ び TXPOWERDOWN[0] に固定 さ れてい る
X-Ref Target - Figure 2-13
図 2-13 : PLLPOWERDOWN によ る PLL の制御
01 10
GTP0 PCS
PLL0
PLLPOWERDOWN1 PLLPOWERDOWN0
(PLL_SOURCE_0, PLL_SOURCE_1)
(PLL_SOURCE_0, PLL_SOURCE_1) pwrDn_PLL
pwrDn_PLL
UG386_c2_10_051509
PLL1 GTP1
PCS
00 11 10 01
表 2-18 : PCI Express を使用 し ないデザイ ンにおける TX および RX のパワーダウンモー ド TXPOWERDOWN[1:0] または
RXPOWERDOWN[1:0] 説明
00 通常モー ド です。TX ま たはRX がデー タ を 送信ま たは受信 し ます。
11 パ ワーダ ウ ン モー ド です。TX ま たは RX はア イ ド ル状態です。
PCI Express のパワーダウ ン機能
GTP ト ラ ン シーバは、PCI Express お よ び PIPE 仕様に準拠す る パ ワーダ ウ ンス テー ト に必要な機 能をすべて を イ ンプ リ メ ン ト し てい ます。PCI Express に準拠す る 電力管理機能を イ ンプ リ メ ン ト す る 際、 次の条件を満たす必要があ り ます。
• TX と RX の電力ス テー ト が常に同 じ にな る よ う にす る ため、 各 GTP ト ラ ン シーバの TXPOWERDOWN と RXPOWERDOWN を接続す る
• PLLPOWERDOWN 信号を、 非ア ク テ ィ ブな ス テー ト に保持す る
パワーダウ ンへの移行時間
TXPOWERDOWN お よ び RXPOWERDOWN が変更 さ れた と き のパ ワーダ ウ ン ス テー ト 遷移の 遅延時間は、表 2-16 に示す TRANS_TIME_FROM_P2、TRANS_TIME_NON_P2、 お よ び TRANS_TIME_TO_P2 属性で制御 さ れます。
各 TRANS_TIME 遅延は、25MHz の内部 ク ロ ッ ク サ イ ク ルに基づいて設定 さ れます。25MHz の 内部 ク ロ ッ ク レー ト は、CLK25_DIVIDER 属性お よ び リ フ ァ レ ン ス ク ロ ッ ク レー ト を使用 し て設 定 さ れます。
式 2-3 は、 実際の レー ト を求め る 計算式です。
式2-3 表 2-19 : PCI Express 動作での TX および RX の電力ス テー ト
TXPOWERDOWN[1:0]
および
RXPOWERDOWN[1:0]
TXDETECTRX TXELECIDLE 説明
00 (P0 ス テー ト) 0 0 PHY がデー タ を送信中です。MAC は、送信す る デー タバ イ ト
を ク ロ ッ ク サ イ ク ルご と に供給 し ます。
0 1 PHY はデー タ を送信 し てお ら ず、 電気的ア イ ド ル状態です。
1 0 PHY がループバ ッ ク モー ド に移行 し ます。
1 1 許可 さ れてい ません。
01 (P0s ス テー ト) Don’t Care 0 P0 ス テー ト の場合、MAC が常に PHY を電気的ア イ ド ル状態 に し ます。P0s ま たは P1 ス テー ト の と き に TXELECIDLE が デ ィ アサー ト さ れ る と 、PHY の動作は定義 さ れません。
1 PHY はデー タ を送信 し てお ら ず、 電気的ア イ ド ル状態です。
10 (P1 ス テー ト) Don’t Care 0 許可 さ れてい ません。P1 ス テー ト の場合、MAC が常に PHY
を電気的ア イ ド ル状態に し ます。P0s ま たは P1 ス テー ト の と き に TXELECIDLE がデ ィ アサー ト さ れ る と 、PHY の動作は 定義 さ れません。
0 1 PHY はア イ ド ル状態です。
1 1 PHY が受信検出を実行 し ます。
11 (P2 ス テー ト) Don’t Care 0 PHY がビー コ ン信号を送信 し ます。
1 PHY はア イ ド ル状態です。
Transit ionTime [ ]ns CLK25_DIVIDER PLL_CLKIN
---×TRANS_TIME
=
ループバ ッ ク
ループバ ッ ク
機能の説明
ループバ ッ クモー ド は、ト ラ フ ィ ッ ク ス ト リ ームが折 り 返 し て ソ ース に戻 る よ う に ト ラ ン シーバの デー タ パス を構成す る も のです。 特定の ト ラ フ ィ ッ ク パ タ ーンが送信 さ れ、 その後パ タ ーンが比較 さ れてエ ラ ーチ ェ ッ ク さ れます。図 2-14 に、4 つのモー ド のループバ ッ ク テ ス ト 構造を示 し ます。
ループバ ッ ク テ ス ト モー ド は、 大 き く 次の 2 つに分類 さ れます。
• 近端ループバ ッ ク モー ド の場合、送信デー タ が ト ラ フ ィ ッ ク ジ ェ ネ レー タ に最 も 近接 し てい る ト ラ ン シーバに戻 り ます。
• 遠端ループバ ッ ク モー ド の場合、受信デー タ が リ ン ク の最 も 遠い位置にあ る ト ラ ン シーバに戻 り ます。
ループバ ッ ク テ ス ト は、開発段階ま たはシ ス テ ム設置後のいずれで も 故障隔離のために実施で き ま す。使用す る ト ラ フ ィ ッ ク パ タ ーンは、アプ リ ケーシ ョ ン ト ラ フ ィ ッ ク パ タ ーン あ る いは擬似 ラ ン ダ ム ビ ッ ト シーケ ン ス の ど ち ら で も 可能です。 各 GTP ト ラ ン シーバには、PRBS ジ ェ ネ レー タ お よ びチ ェ ッ カが内蔵 さ れてい ます。
GTP ト ラ ン シーバがサポー ト す る ループバ ッ ク モー ド は次の と お り です。
• 近端 PCS ループバ ッ ク (図 2-14 のパ ス①)
• 近端 PMA ループバ ッ ク (図 2-14 のパ ス②)
• 遠端 PMA ループバ ッ ク (図 2-14 のパ ス③)
• 遠端 PCS ループバ ッ ク (図 2-14 のパ ス④)
X-Ref Target - Figure 2-14
図 2-14 : ループバ ッ ク テ ス ト の構造図
RX-PMA RX-PCS
TX-PMA TX-PCS
RX-PMA RX-PCS TX-PMA TX-PCS
Near-End GTP
Link Near-End Test Structures Link Far-End Test Structures Test Logic
UG386_c2_11_051509
Far-End GTP
Traffic Checker
Traffic Generator
1 2 3 4
ポー ト および属性
表 2-20 に、 ループバ ッ ク 用のポー ト を示 し ます。
ループバ ッ ク 用の属性はあ り ません。
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト
機能の説明
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ンポー ト (DRP) では、動作中にGTPA1_DUALタ イ ルのパ ラ メ ー タ を変更で き ます。DRP はプ ロ セ ッ サ と の併用が容易な同期 イ ン タ ーフ ェ イ ス で、ア ド レ スバ ス (DADDR) は 1 つあ り 、 デー タ バ ス は GTPA1_DUAL タ イ ルに対 し て コ ン フ ィ ギ ュ レーシ ョ ン デー タ の読み出 し 用 (DRPDO) お よ び書 き 込み用 (DI) と し てそれぞれ個別にあ り ます。イ ネーブル 信号 (DEN)、 読み出 し/書 き 込み信号 (DWE)、 お よ び Ready/Valid 信号 (DRDY) は、 読み出 し と 書
き 込み動作を実行す る 制御信号であ り 、 処理の完了や有効なデー タ の有無を示 し ます。
ポー ト および属性
表 2-21 に、DRP のポー ト を示 し ます。
表 2-20 : ループバ ッ ク用のポー ト
ポー ト 方向 ク ロ ッ ク
ド メ イ ン 説明
LOOPBACK0[2:0]
LOOPBACK1[2:0]
入力 非同期 000 : 通常動作
001 : 近端 PCS ループバ ッ ク 010 : 近端 PMA ループバ ッ ク 011 : 予約
100 : 遠端 PMA ループバ ッ ク 101 : 予約
110 : 遠端 PCS ループバ ッ ク(1) メ モ :
1. PCIe®仕様モー ド で、P0 パ ワース テー ト の と き に TXDETECTRX がアサー ト さ れ る 場合は、 遠端 PCS ループバ ッ クモー ド が自動的に使用 さ れます。
表 2-21 : DRP のポー ト
ポー ト 方向 ク ロ ッ ク
ド メ イ ン 説明
DADDR[7:0] 入力 DCLK DRP のア ド レ ス バス です。
DCLK 入力 N/A DRP の イ ン タ ーフ ェ イ ス ク ロ ッ ク です。
DEN 入力 DCLK DRP の イ ネーブル信号です。
0 : 読み出 し ま たは書 き 込み動作は実行 し ない
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト
DRP の属性はあ り ません。
DRPDO[15:0] 出力 DCLK GTP ト ラ ン シーバか ら FPGA ロ ジ ッ ク へ コ ン フ ィ ギ ュ レーシ ョ ン デー タ を 読み出すためのデー タバ ス です。
DRDY 出力 DCLK DRP 書 き 込み処理が完了 し 、 読み出 し デー タ が有効であ る こ と を示 し ます。
DWE 入力 DCLK DRP の書 き 込み イ ネーブル信号です。
0 : DEN が 1 の と き に読み出 し 動作を実行す る 1 : DEN が 1 の と き に書 き 込み動作を実行す る 表 2-21 : DRP のポー ト (続き)
ポー ト 方向 ク ロ ッ ク
ド メ イ ン 説明