研究室用マイクロコンピュータシステムの開発利用統計を見る

(1)

研究室用マイクロコンピュータ

システムの開発

（昭和49年8月31日受理）

Development of Micro Computer System

for a Laboratory use

小堀研一

伊藤誠

KenichiKOBORI MakotoITO Abstract Recently， great development of IC technique leads to practical use of LSI， and a single chip CPU begins to be available co皿nercially． This is a micro computer system which皿akes use of a single chip CPU． This system， which is easy to use， is similar to a mini computer system in its ability except for operating time． We adopt Computer．aided imple皿entation system for the development of this system．

はじめに

最近のめざましいIC技術の発達によって，ますま

すICのLSI化が進み， CPUの機能標準化とあい

まって，1チップCPUが簡単に入手できるように

なった。そこでインテル社の1チップCPU8008を

使用し，研究室用のマイクロコンピュータシステム IDL−1を設計，製作したので，その構成，特徴について報告する。1）なお，このシステムの製作は研究室で，すでに開発されている設計自動化システム2）を用いており，その実用化試験の意味も持っている。 1．ハードウェア・システムの構成 1．1 システム構成システムは，図一1に示すよう，①バスコントローラ，②パネル，③CPU，④メモリ，⑤タイプライタ読み取りインタフェース，⑥タイプライタ書き込みインタフユースを構成する6種類のユニットと，それらを結合するバスライソから構成される。①∼⑥の各ユニットは1枚の基板で実装され，IC40∼60個で構成される。 1．2 バスラインバスラインは，バスコントP一ラにより制御される，ユニット間のデータ転送線路である。各ユニットはバスラインに対してすべて同じ形式で情報の転送を行う。情報の転送を要求するユニットをマスタ，情報の転送を要求されるユニットをスレーブという。またスレーブは固有のアドレスを持つ。たとえば，マスタがスレーブに情報を伝送するには，スレーブのアドレスと伝送すべきデータをバスに送る。スレーブは常にバスを監視しており，自分のアドレスが指定されたとき，そのデータをバスより“取り込む”。この“取り込む”動作は各ユニットにより異ユニバスり一ドヲト Cンタ㌃スインタフェーヌ

巨当

CPU 言惹テレタイプ装置

匿㌃

図一1システムブロック図

(2)

なり，メモリユニットなら指定されたアドレスにデータを記1［意し，タイプライタユニットならばその値を印字／パンチする。すなわち，マスタはアドレスの値を変更するのみでメモリの記Jl意，タイプライタの印字等の機能を行うことができる。また，スレーブのデバイスも特定のユニットのみとデータ転送するのでないから，複数個のユニットからの要求を満たすことができる。 1．3バス接続ユニット各ユニットの詳細は2節以後で説明するが，ここでは簡単に各ユニットの機能を紹介する。 1．3．ユバスコントロt−一・ラ／パネルユニットバスは1本しかないから，同時には一組のマスタースレーブ間の情報転送しかできない3）。複数個のマスタが同時にバスを使用しないようにバスをコントロールするのがこのユニットの役目である。また，パネルユニットはバス内のデータ／アドレスを表示すると共にスイッチ群による手動のマスタ動作を行う。したがってメモリの手動による読み取り／書き込みはもちろん，タイプライタの読み取り／印字の指定も可能である。 1．3．2 CPUユニットこのユニットの中心的役割を果すのは，1チップC PUと言われるLSI（8008インテル社）である4）。

本ユニットはCPUチップの機能をバックアップし

て，CPUチップの行う外部デバイス（メモリ／タイプライタ）の転送要求よりバス・ラインをドライブする。また，CPUチップは割り込み機能が貧弱なのでこの機能を強化する拡張命令をハードウユア化している。る。 2．バス構成とバス・シーケンス 1．3．3 メモリユニットメモリにもスタティックLSIメモリを採用した。

1つのLSIは256ビットであり，これを8×4個配

列して1Kバイトのメモリを実現している。このユニットはバスに対してスレーブの役目を持ち，マスタから0∼1024のアドレス指定に対し，データの記憶／送出を行う。 1．3．4 タイプライタユニットこのユニットは読み取り／書き込みユニットからなり，各ユニットは2つのアドレスを持つ。たとえば， 16進3FF8番地は，書き込みデータのバッファ・レジスタのアドレスであり，このレジスタにバスよりデータが転送されると，書き込みインタフユースはタイプライタ（テレタイプ社，モデルASR38）の仕様に従った信号を生成し，タイプタイタに印字を開始させ 2．1 バス構成バスラインは大きく分けて，制御線，アドレス線，

データ線，FUNCTION線，割り込み線の5種類か

ら成っている。制御線はバス要求，バス割り当てなどに関する線であるが，これは2．3節で説明する。アドレス線は14本あり，これによりアドレスの指定を行う。各デバイスは固有のアドレスを持ち，各メモリデバイスの他に入出力機器等のステイタスおよびバッファ・レジスタにも，アドレスが割り当てられる（表一1参照）。データ線はパリティを含む18本から成っているが，現在，扱うデータがバイトであるため，9本を使ってデータの転送を行っている。割り込み線は割り込み要求（IRRQ）と割り込み認

知（IRRN）の2つがある。 IRRQはバスに接続さ

れている他のデバイスからの割り込みの要求をCPU 表一1 アドレスー覧表アドレス名前機能 0000 ∼

07FF

3FFC

3FFB

3FFA

3FF9

3FF8

3FF4

3FF3

3FF2

3FF1

3FFO

メモリ

ENT

TRS

TRB

TWS

TWB

OT

OS

DST

DES

DMA

パネルデータスイッチタイプ入力ステイタスタイプ入力バッファタイプ出力ステイタスタイプ出力バッファディスク・トラックディスク・セクタディスク・ステイタスディスク・エラー・ステイタスディスク・メモリ・アドレス表一2 バス構成表名

前機能1名

E 前機能

BUSRQO

BUSRQl

BUSRQ2

BUSGRO

BUSGRl

BUSGR2

BUSBSY

RESPON

ADSYN

バス要求バス割当

BUS使用中

スレーブ応答マスタ・同期 BAO（・13 BDO（ノ7

BPL

BD8∼15

BPH

FUNO

FUNl

IRRQ

IRRN

アドレスデータ BDO∼7のパリテイデータ BD8∼15のパリティ通常R／Wの指定割り込み要求割り込み認知

(3)

に知らせるラインであり，割り込みを要求したデバイスに割り込みを受けつけたこと知らせるラインがIR

RNである。

FUNCTION線はデータの読み出しであるか書き

込みであるかの指定，およびデータの大きさが1バイトか2バイトであるかの指定を行う。 2．2 バスコントローラの機能

マスタデバイスより要求（BUSRQ）が出された

時，これを受け取り，許可（BUSGR）を決定するのがバスコントP一ラである。マスタになりたいデバイスはバスコントローラ1こBUSRQを出し，コソトローラはその要求に対しBUSGRを出すことができる。許可信号を与えられたデバイスはバス使用宣言（BUS BSY）をした後，バスの使用を開始する。 BUSRQ

信号はBUSRQO， BUSRQ1， BUSRQ2の3本あり，

この順の優先順位をもつ。したがって，BUSGR信号

も各BUSRQ信号に対して1本ずつある。現在，

BUSRQOはディスクのDMAに， BUSRQ1はパネ

ルにBUSRQ2はCPUに割り当てられている．

2．3 バス・シーケンスあるデバイスがマスタとなり，データの収集・伝送を行い，終了後バスを放棄する過程をバス・シーケソスと呼ぶ。シーケンスは次の順序で行われる。 ① バス要求（マスタ→コントP一ラ） BUSRQ信号によりバスコントPt・一ラにバス割り当て要求を出す（BUSRQには3レベルある）。 ②バス許可（コソトローラ→マスタ）コントローラは，バスが使用中でなければ，BU SGR信号によりバスを割り当てる（この信号も 3レベルある）。あるレベルでの使用中，優先レ

ベルのBUSRQ信号がきてもBUSGR信号は

バスの使用が終わるまで待たされる。 ③スレーブの指定（マスタ→スレーブ）バス許可が与えられたらマスタは，まず，BUSB SYを宣言してバスを使用することを示す。つぎにバスのアドレス線にスレーブのアドレスを送出する。データ送信ならばバスのデータ線にデータを送出する。 ④同期（マスタ→スレーブ）マスタはアドレス送出後，ADSYN（同期）信号を宣言する。各デバイスは，ADSYN信号でアドレスをサンプルしてマスタからの指示を知る。 ⑤ スレーブ応答（スレーブ→マスタ）マスタからのアドレス指定でスレーブになったデバイスは，RESPON（応答）信号を送出する。信号送信側・−

aRQ−

l一一一L＿マスタ捌ス

ーBGR−・U・ント・一う

一舶SY「〕「一一一一一マスタデ・縮

一RESP・rL＿一一スレイrr…（x

−BUSBS〒L＿＿＿」「マスタ翔ス

図一2バスコントP一ル・タイムチャート図一3バスーデバイス接続図 BUSR鳥 BVS（｝R

BUSBSY

ADSYN

RESIPON また，マスタの要求がデータ収集なら指定アドレスのデータをバスに転送する。逆に，マスタからのデータ送信ならバスのデータを指定アドレスに記憶する。 ⑥バスの放棄（マスタ→コントローラ，スレーブ）

マスタは，動作が終わるとBUSBSYの送出を

終了することにより，バスの使用終了を宣言する。これに伴いスレーブはデータの送出を停止し，コントローラは次のバス割り当てを行う。図一2にこのタイムチャートを，図一3にバスコントローラ，マスタデバイス，スレイブデバイスとユニバスとの結合および信号線の出入りを示す。 3．バスコントロール／パネルユニット本節以後で各ユニットの機能を紹介する。バスコソトロール／パネルユニットは次の機能を持つ。 3．1 バスコントロP−−eルバスコントロ一一ラの動作は次の2つである。 ①バスが解放されているとき，その時点で最優先の要求に対し許可が決定される。 ②バスが使用中であれば使用中のデバイスの使用が終了するのを待ち，バスが解放された後許可を決定する。

(4)

3．2手動バス制御機能パネル上のスイッチにしたがって，バスに接続する任意のメモリ・レジスタとの情報交換を行う。したがってパネルから直接メモリや入出力機器にアクセスできる。たとえばメモリのリード／ライトならば，パネル上のアドレススイッチによって読み出し／書き込みのアドレスを指定し（書き込みならデータスイッチに

よってデータを指定し），さらにREAD／WRITE

切替スイッチを設定した後，R／Wスタートボタンによりバス上にデータが送出される。 3．3 CPUモード制御

CPUはRUN， SINGLE， ADDRESS STOPの

3つのモードで制御される。

①RUN

連続したプログラムの処理を行う。

②SINGLE STEP

プログラムを1マシンサイクルずつ実行する。

つまり1マシン実行ごとにCPUのREADYラ

インを0にし，WAIT状態にする。パネルの

STARTボタンにより次のマシンサイクルが実

行される。

③ADDRESS STOP

バス上のアドレスとコンソールパネル上のアド

レススイッチの値が一致した時，CPUをWAIT

状態にする。この機能も，アドレスー致がとれた

ときCPUのREADYラインを0にすること

により実現している。

CPUの始動は， CPUがWAITのときはREA

DYを1に， HALT状態のときは割り込み信号を生

成して行う。この始動は，パネル上のSTARTボタ

ンによる。またパネル上のSTOPボタンによりCP

UはWAIT状態に入る。

3．4 バス内容表示・ミスのBUSBSY線が立ち上がった瞬間，バスのデータ線とアドレス線の内容をサンプル／表示する。これによりバスの内容をモニタできる。 4． CPIJユニ：ット

4．1 1チップCPU

このCPUユニットは外部メモリより命令を取り

出し，実行する機能を持つが，①外部デバイスと情報転送を行うにはユニバスとの整合（インタフェース）をとる必要がある，②割り込み機能が貧弱であるので，ハードウーエアで拡張命令を実行できるようにする必要がある，の2点を補なうため，30程度のMSI ／SSI ICを補強する必要がある。

4．1．1 1チップCPUの命令群

参考のため1チップCPU（以後CPUと略する）

の命令を簡単に述べる。 A．転送命令

CPUには内部レジスタが7つあり，それらを

A，B， C， D， E， H， Lと略記する。これらの

内部レジスタ間のデータ転送を行うのがMOVE

命令であり，アセンブラではMV rs rd と記述する。この命令により，rsレジスタ（以後レジと略する）より，rdレジに値が転送される。外部とのデータ転送には，MV rs M， MV

Mrd命令を用いる．前者はrsレジの値を外

部に伝達し，後者は外部の値をrdレジに読み込む。外部の値は，HレジとLレジの連結した値をアドレスにもつユニットにより決定される。たと

えば，（H．L）＝100と設定した後，MVAM

の命令を実行させると，アドレス100番地のユニット（この場合メモリ）にAレジの値が転送（記憶）される。また，（H．L）ニ3FFAと設定し，

MVMBを実行するとタイプライタより読

み取った値がBレジに転送される（tc −1参照）。 B．演算命令

2項演算は，すべてAOPr→Aの形で行われ

る。1オペランド指定形式である演算として，2 進加減算，論理演算等16種類ある。その他に単項演算としてシフト，インクレメント／デクレメント命令も用意されている。 C．制御／リンク命令制御条件としては，C（carry）， S（sign）， P （parity）， Z（zero）の4種類のフラグがあり，これらのフラグの条件によって任意のアドレスにブランチすることができる。サブルーチンリンクのためにはコール／リターン命令があり，CPU内部の7重のスタックを利用してリンクしている。したがって，7重以上にネストしたサブルーチンリンクはできない。表一3は以上の命令の一覧表である。 4．1．2割り込み機能の強化 CPUの割り込み機能は，割り込みがあったとき，割り込み信号を受け付けたことを後述するT、1状態で知らせた後，外部から命令を読み取るだけである。割り込みを行うには，①割り込み命令の生成，②割り込みマスクのセット／リセット，③割り込み時のCP

(5)

・転送命令

表一3命令一覧表

MV rs・dll1DDDSSS l（rs）→・d

MVI r

DATA

BBBBBBBB

00DDD110

DATA→r

・演算命令

INC r

100DDDOOO l（・）＋1→rrキA

DCR r

100DDDOOI l（・）−1→rrキA

AD r

［・0000SSS］（A）＋（・）→A

ADI

DATA

AC r

ACI

DATA

SU r

SUI

DATA

SB r

SBI

DATA

ND r

NDI

DATA

XR r

XRI

DATA

OR r

ORI

DATA

CP r

CPI

DATA

00000100

BBBBBBBB

10001SSS

00001100

BBBBBBBB

（A）十DATA→A

（A）十（r）十Carry→A

（A）十DATA十Carry→A

10010SSS

［（A）一（・）→A

00001010

BBBBBBBB

10011SSS

00011100

BBBBBBBB

10100SSS

00100100

BBBBBBBB

10101SSS

00101100

BBBBBBBB

10110SSS

00110100

BBBBBBBB

10111SSS

00111100

BBBBBBBB

（A）−DATA→A

｛（A）一（・）−B・rr・w→A

（A）−DATA−Borrow→A

（A）Ar→A

（A）ADATA→A

！（A）㊤（・）→A

（A）㊥DATA→A

1（A）V（・）→A

（A）VDATA→A

（A）一（r）（A）と（r）を比較してコンデションFFをセット

（A）−DATA （A）とDATA

を比較してコンデンションFF をセット

RL

100000010

1ビット左回転

RR

100001010

1ビツト右回転

RLC

RRC

00010010

00011010

キャリーFFを通して1ビット左回転キャリーFFを通して1ビット右回転。制御／リンク命令

JMP c

Address L Address H

CAL c

Address L Address H

RET c

RST

01CCCUOO

BBBBBBBB

01CCCU10

BBBBBBBB

XXBBBBBB

lOOCCCU11

1・・AAA…

コンデションCによりメモリアドレス（H−L）にジャンプコンデションCによりメモリアドレス（H−L）のサブルーチン

をCALLする

1コンデショ∠cによりリターンメモリアドレスAAAOOOのサフ

ルーチンをCALLする

HLT

111111111 1計算を停止

r：レジスタ名 SSS：転送するレジスタ DDD：転送されるレジスタ XXX：Don，t care

U＝1：無条件JUMP， CALL， RETURN

U＝・O：条件付JUMP， CALL， RETURN

Uの状態の退避が必要であるが，

これらの機能はCPUに含まれ

ていない。CPUユニットでは，これらの機能を実行するハードウェアを装備した。これらの命令は

CPUの INPUT／OUTPUT

命令を利用した。 4．1．3 CPUの制御線と動作

このCPUには表一4に示す

ように， PCI （InstructionFe tch）， PCR（Data Reading）， PCW（Data Writing）， PCC（1／

OOperation）の4つのサイクル

が定義されている。PCIは命令

のフェッチを行うサイクルで，すべての命令に共通であり，このあとに続くサイクルは命令によって異なる。1つのサイクルは通常， T1， T2， T3， T、， T、の5つの状態から成る（T4， T5が命令により省略される）。1バイト命令の場合T、で外部メモリに対するアドレスの下位8ビットを送出し，T2で上位6ビットを送出する。T3においてバスより命令をフェッチし， T、，T，で命令の実行を行う。サイクル終了後，割り込みの有無を

調べ，あればTIIの割り込み状

態に移行する。2（3）バイト命令の場合は2（3）マシンサイクルが必要であり，第1マシソサイクルで命令の取り出し，第2，3 で外部ユニットとの情報転送を行う。 8008は図一5に示すような2相のクロックψi，φ2と，これらの

前後に区別するSYNC信号で動

くため，1つのステイトはφ11， φ、2，φ21，φ22の4相クロツクで

構成される。MVMr命令を例

にとってステイト，サイクル，クロックのシーケンスを説明する。

この命令はPCIとPCRの2つ

のサイクルを必要とする。図一6

に示すようにPCIサイクルで命

(6)

揚曳

割り込み命令は完全に実行されたか命令は完全に実行されたか割り込みがこのサイクル中にあ⇔たか図一48008のステイトとその状態遷移図

表一4 CPUサイクル

CCO CC・1サイク・レ1

動作 0 0 PCI l命令の第1・・イトフェ・チ 0 1

PCR

2， 3バイト命令での2バイト，3バイト目のフェッチ，メモリ読み出し命令の実行 1 0

_PCC

入出力命令の実行 1 1

PCW

メモリにデータ書き込み φ、 φ2

SYNCゴー一「L＿∫

図一58008マシンサイクル令のフェッチを行う5）。この場合のPCIサイクルは T1， T、， T3の3つのステイトで構成されている。つぎにPCRサイクルに移行し， T1， T、でLレジ， H レジに記憶されているアドレス情報を送出する。つぎに，T3でバスからデータを読み， T5でレジスタへ転送する。ここでbレジはテンポラリレジスタとして使用している。また各状態はφ1、からφ22の4クロッ

クで動作し，たとえば，PCIのT2でアドレスが

CPUから送出されるのはφ22のタイミングである。またPCRのT3で， CPUはφ、2のタイミングでデータを取り込むから，この時点までにバスにデータが読み出されている必要がある。以上，述ぺてきたステイトやサイクルを外部に知らせるラインがあり，これら

を調べることによりCPU

の内部状態を知ることができる。ステイトは，表一5

に示すようなCPUのステ

イタス信号（S。，S、， S、）をデコードすることによって，サイクルは，T2のタイミングでアドレスの上位 6ビットといっしょに出力されるサイクル制御ビット（CCO， CC1）1こよって判

別できる。またCPUから

出力されるSYNC信号

とφ1，あるいはφ2との ANDをとることにより， φ11からψ22までのクロックの区別がなされる。

CPUにはREADY線

があり，これを0にすると

CPUはT、， T，の次に

WAIT状態に入り， REA

DY線が1になるとT3に

推移する。このREADY

線によりCPUの処理を一時中断させることができ

る（図一4参照） 4．2 CPUとバスの結合 CPUとバスの接続において，これを制御する回路を図一7のように付加しなければならない。 Hレジ，Lレジは，それぞれT1， T2のタイミン T3 T1 T2 φ・・φ12φ瓢φ田バス←プログラムバス←フVグラムインストラクシ，ンカウンターe位アドレスカウンタ上位アドVス Vジ←バス PCl サイクルアドvス（H）（L）

繊

T1 T2 パス←（L）バス←（H） T3 b←パス PCR サイクル T4 T5 r・一（b）図一6命令のステイトとサイクル

(7)

表一5ステイトコントロールの符号化 SoSIS2 ステイト 0 1 0 T1 0 1 1 TII 0 0 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 1 T2

WAIT

T3

STOPPED

T， T5 機能 5．メモリユニット「

1

下位アドレスの送出，プログラムカウンタを＋1 下位アドレスの送出 1上位アドレスの送出 READY信号がセットされるまでWAIT 命令，データフェッチ，メモリ読み出し，書き込み割り込みが発生するまでストップ状態命令の実行，データ転送グで出力されるアドレス下位8ビット，アドレス上位 6ビットとサイクル制御ビットCCO， CC1をそれぞれのφ22の立ち上がりでラッチする。これに並行してT2・φ12のタイミングでバスの使用要求である BUSRQ 2信号を送出する。バスコントローラから，

バスの使用許可であるBUSGR信号が送り返されて

くると，CPUのREADYラインを1にしてT3へ

と進む。つぎに，読み取りの場合は（WAIT＋T2）・ φ22，書き込みの場合はT3・φ、2のタイミングでAD SYN信号を送り，アドレスがバス上にあることを知

らせる。CPUのサイクルがPCIまたはPCRのと

きが読み取り，PCWのときが書き込みとなる。CPU バス・シーケンスのタイムチャートを図一8に示す。

POR

oO工 oCO

oOW

ﾓ1φa イクル”捌醗 OCO bCユ已召 SYNG Tエ S。アドレス線ス Qテ Aイコタ1スダ Sエ r8 8008 畑 Ho 岩属トヨ T工工データバス ’

路

巽○∼望詰割り込み ?揄路 DATA INからデータを入力し，り，記憶されているデータを出力する。R／W端子は読み出し，書き込みの指定を行い，CSはチップセレクトでこの端子を使うことによりメモリの拡張が容易となる。このメモリユニットは，1101Aを9×4個配列して1Kバイトメモリを実現している。このうち， 1ビットはパリティ・チェックに使われる。また将来の拡張に備え，1ワード16ビットでも使えるように設、計されている。 CPUがメモリに直接指定できる番地は，14ビットでアドレスの指示を行うので214＝16384，すなわち16Kバイトまでである。本システムでは，現在1Kバイトの容量を持っている。これにはインテル社のRAM1101Aを用いた。 1101Aの接続を図一9に示す。

AoからA7までの8本のアド

レス線で256番地の指定を行い， DATA OUTよ 6．タイプライタユニットこの計算機の入出力を行う装置であり，テレタイプ

BUSRQ

BUSGR

BUSBSY

ADSYN

r”””m’一“一“一一’“一一図一7 CPU制御回路ユニバス T2・φ12（WAIT十T2）・（ha T3’φ12 T3終了十luS 図一8 CPUバスシーケンスのタイムチャート

A5

A7

A6

VD

VOG

A4

Ao

VDD

蕊

R／W

DATA OUT

DATA OUT’

DATA lN

A3

Al

A2

図一91101Aピン接続

(8)

社のMODEL38ASRを用い，端末レディ，パリティ

・チェック，オーバラン・チェック，割り込み機能を持っている。テレタイプ・イソタフェース回路は，CPUからアクセスできる4つのレジスタ（TWB， TWS， TRB，

TRS）を持ち，これらのレジスタのR／Wによりタ

イプ入出力が可能となる。 ①TWB（Typwriter Write Buffer）アドレス3FF8が割り当てられている8ビット・レジスタであり，このレジスタに出力データを書き込むとタイプ出力を行う。 ②TWS（Typwriter Write Status）アドレス3FF9が割り当てられていて，テレタイプ・ライトインタフェースの状態を表示する。 WDTR ：テvタイプ受信可能． BUFEMP ：バッファが空になったことを示す． W工NTEN ： OPUの割り込み可能．図一10 ライトイソタフェースのステイタス ③ TRB（Typwriter Read Buffer）

アドレス3FFAが割り当てられている8ビッ

ト・レジスタで，タイプライタから読み取ったデータはこのレジスタに記憶される。 ④TRS（Typwriter Read Status）アドレス3FFBが割り当てられていて，テレタイプ・リードインタフェースの状態を表示する。

DR

R工NT バイトを現在増設中である。これはメモリリフレッシュが必要であるため，制御部が少し複雑になるが，安価である，比較的高速であるなどという利点がある。また，分解能が14ビットのA−D，D−Aコンー〈一一タを設置する予定である。 TP El［R _OVRN ONES _KB工N 8．ソフトウェア・システム

RDTR

RDTR ：テレタイプが送信可能． TRER ：テレタイプからインタフェースが受信したデータが誤まっていることを示す． OVRN ：テレタイプからインタフェースがオーバランして，データを読み込んでいる． ONESTP：テープリーダをユステップ進める． OR ：テレタイプからインタフェースがデータを受信した． KBエN ：テvタイプのキーボードに入力せよという状態を示す． R工NTEN：OPUの割り込み可能．図一11 リードインタフ＝一スのステイタス 7．増設予定のユニット

補助記憶装置として，MEMOREX社の簡易ディス

クを使って開発中である。これはトラック数が64，

セクタ数32，1レコード（2セクタ）256バイトと

し，262Kバイトの記憶容量を持ち， DMAによる転送を行う。・主記Jl意装置としてMOSダイナミックメモリ3K このシステムをサポートするソフトウェアとして， IPL，クロス・アセンブラ，ジョブコントロールなどを用意した。 8．1 クロス・アセンブラこのシステムは，現在のところ記憶装置が1Kバイトと小さいため，アセンブラをメモリに常駐することができない。このため，本学の2号機を使ってクロス・アセンブラを開発した。以下にその特徴を述べる。 ①入力はカードを使用し，出力はテープとLPに打ち出す。 ②1パス方式である。 ③ラベルは英字ではじまり6文字以内の文字。 ④ 定数は16進数と10進数が使用可能。 ⑤ 入力形式はfree formatであり，区切りはブランクによって行う。 ⑥ 命令のあとにコメントを許す。 ⑦ジョブ制御を行う命令がある。

i）LOC文

プログラムを割りつける番地を指定し，この命令がないと自動的に0番地より割り付ける。

ii）LIST文

プログラムを位置をそろえてLPにプリントする。

iii）MAP文

ラベルテーブルを出力する。

iv）OBJ文

結果の目的コードをLPとテープに出ガす

る。

v）SYSEND文

アセンブラの終了を示す。 8．2 ジョブコントロール機能計算機が行なうオペレーションをコントロールするソフトウェアである。 8．2．1 ジ。ブコソトロールの操作方法システムプログラムをメモリにロードした後，CPU のスタートボタンを押すと“？”が印字される。その後，実行させたい一＝1．マンドをタイプする。コマンドで用意されているのはL，D， Xの3種類のみである。

(9)

SAAWWデ

T OCl … T CGl

XHLHLタ XHLHLタ

E O T c EOT テープの終わりを示す． STX プロックデータの始まりを示す。（AH AL）データ記憶開始番地（WOH WCL）データ数

図一12テープ構成

8．2．2 L（プログラムローダ）機能テープに打ちこまれたプログラムをメモリに書き込む機能である。テープ形式を図一12に示す。クロス・アセンブラ，次に述べるダンプ・プログラムの出力テープはすべてこのテープ形式となっている。 8．2．3 D（プログラムダンプ）機能メモリに書き込まれているデータをテープにダンプする。テープの出力形式は図一12のようである。KB より「D」を打ち，ダンプしたいプログラムの先頭番地とワード数を打てば，テープに出力される。 8．2．4 X（プログラム実行）機能メモリに書き込まれているプログラムを実行する。 KBより「X」を打ち，実行するプログラムの先頭番地を16進数でタイプインする。 9．設計自動化システムの運用

9．11C配置機能の追加

本研究室で開発された設計自動化システムに，基板にICを自動的に配置する機能を付け加えたので，それについて少し述べる。実際の配置問題は，配線上の諸条件を考慮すべきであり，複雑かつ膨大となり最適解を求めることは困難である。ここでは，配置の最適化評価基準として，相互配線長の総和を最少にすることとしてその手法は次の2つを組み合わせたものである。 i）組み立て式初期配置法以前に配置されたICの部分集合に未配置の

ICの集合の中から1つを選び，そのICを隣接

させていくことによって配置がつくられる。 ii）繰り返し式配置改善法配置全体を対象として，修正を繰り返して配置の改善をする。すなわち，最初に外部端子と関係の深い順にICを配置し，その後配線長が最少になるように配置の改善を行う。 c C C C →⇔eXCPU 工N田EL8008＞ξ※x M工CROC王U（D7C IPU ，D6CPZJ ， DsC IPU ， D4C PU ，D 3CP U，D2CPU，D：LCP［J，DOCP［「，工N里OPU‘READYCrU，P nY 1，PHY 2／D7C？〔「，D6CPU，D5CPU，D4C王町，D3CP U ， D20 P［J ， PlG PU ， DOC PU，SOCPU，SlCPU，S2G酊，SYNCCPU） i“XXAND2 SN7408xeeee AND2（RESE梗，RESE1FFA／RESE田FF） x×矢1）FF SN7474x苦x DFF（T，SE忠里3A，田，RESE里丁3A／PRT 3A，x） eCXXIrw SN7404ecxee 工NV（B工NTRQ O／工N｛lrRQO） xxee工NVL SN74LO4xec’ee 工NVL（SYNOCPU／・−S2C P〔1）図一13 モジ＝一ル表現の一例 9．2入力言語とその具体例本システムの回路設計では，インタフェースなどの非同期回路が大部分を占めているので，論理装置設計自動化システムを使う場合，直接図一13のような機能レベルのモジュール表現を用いて記述し，自動作成されたIC配置，結線表により製作を行った。 9．3運用結果このシステムの採用の結果，設計，製作に要する時間の縮少，結線の誤まりがほとんどなくなるなどの利点が得られた。しかし，その反面いったん製作してしまうと，その後設計ミスが発見されたときの部分的変更は人手で行わねばならないという欠点もある。処理時間はSSI30， MSI30個で5∼8分であり，設計，製作上のエラ・一・ es IC数50当り，約2個であった。使用したICは全部で約300である。 10．おわりに本システムは，小さいながらも汎用コンピュータとしての機能を持ち，設計自動化システムを使ってインタフェース回路などのハードウェアを自作したため，かなりコストパフォーマンスの高いシステムになったと思われる。今後，CPUを複数個接続し，ラインプリンタなどの入出力機器の増大を図り，システムの拡張を行ってゆきたい。

参考文献

1）小堀，伊藤：昭49 電子通信学会全国大会，1807 2）水原，湯沢，伊藤：論理システムの実装設計自動化プログラムの開発，山梨大学工学部研究報告，Vo1．24 p．15−19（1973） 3） Peripherals and Interfacing Handbook， DEC． 4）8008Users Manua1， Intel Corp． 5）CQ出版：トランジスタ技術， P．72∼P．74， May．

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