電気電子情報通信工学専攻 桐生 健人

修士論文要旨

年度)

14bit 精度のサイクリック A/D 変換器を実現するための ビットブロック回路に関する研究

A research of the bit-block circuit to realize a 14-bit resolution cyclic A/D converter

電気電子情報通信工学専攻 桐生 健人

1

はじめに

近年、汎用性の高い

変換器として逐次比較型

変換器が多く用いられている。しかし、逐 次比較型

変換器ではその構成上

以上の高い 精度を実現することが難しいとされている。そこで我々 は逐次比較型

変換器では達成が困難である

精度を実現する

変換器として、サイクリック

変換器を提案する。この

変換器の信号処理には、

信号をディジタル値に変換し、残差を二倍して次のサイ クルへ伝達するビットブロック回路が利用される。本研 究では低電源電圧かつ高速動作という条件で高い精度を 達成できるようなビットブロック回路の実現を目指す。

2

サイクリック

変換器の構成

図

にサイクリック

変換器のブロック図を示す。

アナログ部では、1.5 bit のディジタルコードの出力と ディジタル判定結果と入力信号の誤差を

倍化した信号 を次段へ出力する機能を持つビットブロック回路のサイ クルを

回繰り返すことで、n bit 精度の

変換を実 現する。ビットブロック回路に要求される速度は全体の 出力

数×サンプリング周波数となる。同一のビット ブロック回路を使い回して変換を行うため、サイクリッ ク

変換器は小面積で高精度な特性を実現すること ができる。

3

高精度を実現するための各要素の検討

図

にビットブロック回路の構成を示す。スイッチ、

キャパシタ、オペアンプから成るスイッチトキャパシタ 回路で構成される。サンプルモードで２つのキャパシタ に入力電圧を充電し、ホールドモードで片方のキャパシ タをオペアンプの帰還路に接続し、もう片方のキャパシ タを基準電圧に接続することで信号の二倍処理を行う。

このときの理想的な入出力特性は式

で表される。

Vout= 2Vin−Vda (1)

bitblock S/H

Analog Input

˜P

3P 3P

Digital Correction

Digital Output nbit

Latch Latch Latch

3 3 3 3

˜2

Vin Vout

subDAC subADC

1.5bit(00, 01, 10)

ࠕ࠽ࡠࠣㇱ

࠺ࠖࠫ࠲࡞ㇱ

図

サイクリック

変換器

+

- -

+

outp

outn Vcom

sw2p (ck11)

sw2n (ck11) sw4n (ck11)

sw4p (ck11) sw5p (ck21)

sw5n (ck21) sw3p (ck21)

sw3n (ck21) Digital Out

ck22 ck21

sw7p (ck21)

sw7n (ck21) sw1p (ck22)

sw6p (ck22)

sw1n (ck22) sw6n (ck22)

subDAC subADC

2p 2p 2p 2p

KPR

KPP

CMFB

図

ビットブロック回路の構成

14bit

精度の目安である

以内に誤差を抑えるた めに、出力電圧の収束値が理想値からずれてしまうよう な誤差を静的誤差、収束しきる前にホールドモードが終 わってしまい理想値からずれてしまうような誤差を動的 誤差と区別し、オペアンプ、スイッチ、CMFB の特性 がそれぞれどのように関係してくるかを明らかにする。

3.1

オペアンプの設計

8KP 8Z

8FC

8QWV

5CORNGOQFG *QNFOQFG

%

% %

%

図

ビットブロック回路のアナログ部の構成

ビットブロック回路を簡単にして図

のように考えた ときオペアンプが有限の利得Ｇを持つとするとビットブ ロックの入出力特性の式は

Vout= 2

1 +_G²Vin− 1

1 + _G² Vda (2)

となり静的誤差を生む。ここで誤差が

精度以内に 収まる為の条件は

となり、14bit 精度に収束 する為の条件は

と求まる。

オペアンプの帯域幅はビットブロック出力の収束時間 に関係し、動的誤差を左右する。ビットブロックの出力 電圧が

精度に収束する為の時間

の式は

t > (n+ 1)ln2 βωu

(3)

で表される。β はホールドモードにおけるオペアンプ の帰還率であり、ω

で

はオペアンプの 利得が

倍になる周波数であるユニティゲイン周波数 を表す。ここで、C

より

の半周期) で動作させるとする と、必要となるユニティゲイン周波数

は

fu>330M Hz (4)

と求まる。本研究では

動作を確実に確保するた めにオペアンプのユニティゲイン周波数

を

倍程度 に設定し

を目標とした。

㧝Ბ⋡ 㧞Ბ⋡ 㧟Ბ⋡

outp

(12.5/0.18) 㬍㪉

(16/0.18) 㬍12

1.616p 10/0.36

(8/0.36) 㬍6

10/0.36 (10/0.18) 㬍3

10/0.36 inp (10/0.18) 㬍8 (17.5/0.18) CMFB 㬍4

inn

(10/0.18) 㬍4 (10/0.18) 㬍8 (17.5/0.18) 㬍4

(15/0.28) 㬍3 Vbp1

VDD = 1.8V

outn

(15/0.28) 㬍3 Vbp1

Vbp1

Vbn1 Vbn2

(10/0.18) 㬍8 (10/0.18)

㬍8

/Z

/ /

/Z

/ / /

/ /

/R

/R /R

/KR /TR

/R /HR

ǡ

ǡ R

図

オペアンプ回路

今回は用いたオペアンプの構成を図

に示す。オペ アンプを多段に縦続接続することで高い利得を実現す る構成となっている。全体の周波数特性は各段の特性 の積で表されるため各極周波数において位相遅れが発 生し、位相余裕が低下する。そこで、多段構成オペアン プが安定動作するための位相補償が必要となる。この 位相補償には我々の研究室で以前に提案していた、寄 生容量考慮した

補償手 法を用いる。後段のブロックのサンプリングキャパシタ

と

が接続されることを想定し、位 相補償値を適切に設定することで直流利得

幅

度を実現した。

3.2

スイッチの設計

サンプルモードとホールドモードを切り替えるスイッ チもビットブロック回路の特性を決める大きな要素であ る。各スイッチは

トランジスタと

トラン ジスタを並列に接続して構成される

スイッチを 用いる。トランジスタの寸法を大きくすることによって オン抵抗を小さくすることができるがトランジスタに は寄生容量が存在するため、寸法に比例してスイッチの 入出力端子に付く寄生容量は増加する。そこでスイッチ のオン抵抗、および寄生容量がビットブロック回路の特 性にどのように寄与しているかを明らかにし、適切な寸 法の設定を行う。スイッチのオン抵抗はホールドモード

8FCE

8EQO 4U

4QP %.

4H

%

%

図

ホールドモード時の過渡応答に影響するオン抵抗 において閉ループの周波数特性を変化させ、出力の応答 性を左右する要素となる。つまり動的誤差に関係する。

図

にホールドモード時に考慮するオン抵抗を示す。

が

、R

がと

の合計値、R

が後段の

のオン抵抗の合計値である。まず

、

についてである。帰還経路の周波数特性は以下の式 で表せる。

β= 1 +sC2Rs

2 +sC₁(R_f+R_s) (5)

式

より、R

に設定することで

が周波数特 性を持たず、1/2 となり最適な応答が得られることが予 想できる。抵抗値としてはオペアンプを

で帰還 をかけた際の帯域幅である

より帰還部の時定 数が小さくなる範囲を見積もることで

より

Ωとした。次に

についてである。ビット ブロックの

は前段のサブブロックの負荷となる ためオペアンプの周波数特性と合わせて考える。伝達関 数を考えると

の値によって図

のように極と零点 の位置が変化することがわかった。極と零点を完全に打

㪄㪈㪅㪇㪇㪜㪂㪇㪏 㪄㪎㪅㪌㪇㪜㪂㪇㪎 㪄㪌㪅㪇㪇㪜㪂㪇㪎 㪄㪉㪅㪌㪇㪜㪂㪇㪎 㪇㪅㪇㪇㪜㪂㪇㪇 㪉㪅㪌㪇㪜㪂㪇㪎 㪌㪅㪇㪇㪜㪂㪇㪎 㪎㪅㪌㪇㪜㪂㪇㪎 㪈㪅㪇㪇㪜㪂㪇㪏

㪄㪈㪅㪇㪇㪜㪂㪇㪐 㪄㪏㪅㪇㪇㪜㪂㪇㪏 㪄㪍㪅㪇㪇㪜㪂㪇㪏 㪄㪋㪅㪇㪇㪜㪂㪇㪏 㪄㪉㪅㪇㪇㪜㪂㪇㪏 㪇㪅㪇㪇㪜㪂㪇㪇 㪧㪉

㪧㪊 㪱㪈 㪱㪉 㪱㪋

P3

P2 Z4

図

オン抵抗による極零点配置の変化

ち消すことはできないが第２、第３極と第

が最接近し影響が打ち消しあわされる

Ω程度 がよいと考えられる。

次にスイッチの寄生容量の影響を考える。sw2、sw4、

sw5

に発生する寄生容量は図

のようにオペアンプの入 力端子に対地につく容量とみなすことができる。そこで

8FC

8QWV

*QNFOQFG

%

%

%R

図

の寄生容量 寄生容量

を追加して出力電圧を算出すると

Vout= 2

1 +_G¹ ∗³

2 + ^C_C^p´Vin− 1 1 + _G¹ ∗³

2 +^C_C^p´Vda (6)

を得る。これはオペアンプの有限利得により発生する 誤差が寄生容量

の項によって増加していることが分 かる。よって

の寄生容量は静的誤差の 要因となり、寸法をなるべく小さくするべきであること が分かる。以上の検討よりスイッチの寸法を決定した。

その結果を図

に示す。

ck

ck/

in out

Mn

Mp

sw1,2,3,5,6 sw7 Mn: (5.1/0.18)˜

Mp: (5.9/0.18)˜

Mn: (5/0.18)˜

Mp: (6/0.18)˜

ࠝࡦᛶ᛫ǡ ࠝࡦᛶ᛫ǡ

Mp: (5/0.18)˜

ࠝࡦᛶ᛫ǡ

図

スイッチの寸法の決定

3.3 CMFB

の設計

CMFB(Common Mode Feed Back)

はオペアンプの 出力端子の同相レベルを設定するためのシステムである。

一般的にオペアンプにとっての負荷の増加を最小限に抑 えることができるため、

の同相検出部には

トランジスタが用いられる。しかし本研究にて設計する ビットブロック回路の最大信号振幅は

と非常に大きいため、トランジスタを用いて同相レベル を検出するとその非線形な特性から同相レベルの変動 が起きてしまう。同相レベルの変動が起きるとオペアン プの直流利得および周波数特性に影響を与え、静的誤差 および動的誤差の両方を増やす可能性がある。この様 子をシミュレーションにて確認した結果を図

に示す。

振幅の大きな箇所で同相レベルがコモン電位から離れ、

誤差が増大していることが分かる。以上より大きな振幅 を受けても同相レベルが変化しないような

が必 要である。また前回の設計時においては同相レベルの

㪄㪈㪅㪌㪜㪄㪇㪋 㪄㪈㪅㪇㪜㪄㪇㪋 㪄㪌㪅㪇㪜㪄㪇㪌 㪇㪅㪇㪜㪂㪇㪇 㪌㪅㪇㪜㪄㪇㪌 㪈㪅㪇㪜㪄㪇㪋 㪈㪅㪌㪜㪄㪇㪋

㪄㪇㪅㪏 㪄㪇㪅㪍 㪄㪇㪅㪋 㪄㪇㪅㪉 㪇 㪇㪅㪉 㪇㪅㪋 㪇㪅㪍 㪇㪅㪏

౉ജᏅേ㔚࿶㪲㪭㪴

⺋Ꮕ=W8?

図

誤差波形

制御がばらつきに弱い構成となってしまっていた。そこ で今回設計した

ではばらつきに強い構成を目指 した。

ࠨࡦࡊ࡞ࡕ࡯࠼

855n 855n

860n 860n

865n 865n

870n 870n

875n 875n

880n 880n

885n 885n

TIME(sec) (lin) 0.5

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3 1.4

(lin)

v(out1p) v(out1n)

ࡎ࡯࡞࠼ࡕ࡯࠼

855n 855n

860n 860n

865n 865n

870n 870n

875n 875n

880n 880n

885n 885n

TIME(sec) (lin) 0.5

0.6 0.7 0.8 0.9 1 1.1 1.2 1.3 1.4

(lin)

v(out1p) v(out1n)

ࡆ࠶࠻ࡉࡠ࠶ࠢ಴ജ㔚࿶=8? ࡆ࠶࠻ࡉࡠ࠶ࠢ಴ജ㔚࿶=8?

8EQO

8EQO

Cὐ Cὐ

˴ࠝࡍࠕࡦࡊ

˴಴ജ┵ሶ

˴ࠝࡍࠕࡦࡊ

˴ࡃࠗࠕࠬ┵ሶ

˴ࠝࡍࠕࡦࡊ

˴಴ജ┵ሶ

図

各モードでの回路状態

図

に設計した

回路を示す。同相検出にMOS トランジスタを用いると、その非線形な特性から大きな 信号を受けることができなかった。そこで容量分圧を用 いて同相レベルの検出を行う構成とした。容量分圧を 用いた同相検出では、フローティングノードの初期電荷 が検出の精度を悪化させる原因となるがサンプルモー ドの間に初期電荷をリセットできるようなスイッチを設 けることでその問題を解決した。また信号のフィード バックを行うオペアンプを差動構成にして、コモン電位

との差を増幅することにより素子がばらついて もコモン電位に収束するようなフィードバックがかかる 構成となっている。

4

ビットブロック回路の設計と評価

設計したオペアンプ、スイッチ、

を用いてビッ トブロック回路を構成した。このときの回路図を図

に示す。このビットブロック回路をシミュレーションに て評価していく。まず入力信号三角波

±

作周波数

の条件で全入力範囲における出入力特 性を確認した。その出力波形とそこから抽出した誤差波 形を図

に示す。

3

+

- -

+ outp

outn Vcom

sw2p (ck11)

sw2n (ck11) sw4n (ck11) sw4p (ck11) sw5p (ck21)

sw5n (ck21) sw3p (ck21)

sw3n (ck21) Digital Out

ck22 ck21 sw7p (ck21)

sw7n (ck21) sw1p (ck22)

sw6p (ck22)

sw1n (ck22) sw6n (ck22)

subDAC subADC

2p 2p 2p 2p KPR

KPP 8EQO

%/($

%/($

swcmfbp (ck11)

swcmfbpn(ck11)

ck

ck/

in out

Mn

Mp

sw1,2,3,5,6 sw7 Mn: (5.1/0.18)˜

Mp: (5.9/0.18)˜

Mn: (5/0.18)˜

Mp: (6/0.18)˜

sw4 Mn: (5/0.18)˜

Mp: (5/0.18)˜

swcmfb Mn: (5/0.18)˜

Mp: (5/0.18)˜

図

設計したビットブロック回路図

㪇㪅㪎㪏 㪇㪅㪏 㪇㪅㪏㪉 㪇㪅㪏㪋 㪇㪅㪏㪍 㪇㪅㪏㪏 㪇㪅㪐 㪇㪅㪐㪉

㪄㪇㪅㪏 㪄㪇㪅㪍 㪄㪇㪅㪋 㪄㪇㪅㪉 㪇 㪇㪅㪉 㪇㪅㪋 㪇㪅㪍 㪇㪅㪏

౉ജᏅേ㔚࿶㪲㪭㪴

಴ജห⋧㔚࿶㪲㪭㪴

1u 1u

2u 2u

3u 3u

4u 4u

5u 5u

TIME(sec) (lin)

(lin)

v(outn_b

1u 1u

2u 2u

3u 3u

4u 4u

5u 5u

TIME(sec) (lin) 0.5 0.6 0.7 0.8 0.9 1 1.1 1.2 1.3

(lin)

v(outp_b

㪄㪈 㪄㪇㪅㪏 㪄㪇㪅㪍 㪄㪇㪅㪋 㪄㪇㪅㪉 㪇 㪇㪅㪉 㪇㪅㪋 㪇㪅㪍 㪇㪅㪏 㪈

㪄㪇㪅㪏㪄㪇㪅㪍㪄㪇㪅㪋㪄㪇㪅㪉 㪇 㪇㪅㪉 㪇㪅㪋 㪇㪅㪍 㪇㪅㪏

౉ജᏅേ㔚࿶㪲㪭㪴

಴ജᏅേ㔚࿶㪲㪭㪴

(a) p஥಴ജᵄᒻ (b) n஥಴ജᵄᒻ

E಴ജାภᏅേᚑಽ F಴ജାภห⋧ᚑಽ

᛽಴

0.5 0.6 0.7 0.8 0.9 1 1.1 1.2 1.3

㪄㪈㪉㪇 㪄㪏㪇 㪄㪋㪇 㪇 㪋㪇 㪏㪇 㪈㪉㪇

㪄㪇㪅㪏 㪄㪇㪅㪍 㪄㪇㪅㪋 㪄㪇㪅㪉 㪇 㪇㪅㪉 㪇㪅㪋 㪇㪅㪍 㪇㪅㪏

Ꮕേ౉ജ㔚࿶㪲㪭㪴

⺋Ꮕ㪲㫌㪭㪴

⸵ኈ

⺋Ꮕ

G⺋Ꮕᵄᒻ

図

三角波入力時の出力波形と誤差波形

出力差動成分をみると正常に差動構成で

動作 が行えていることがわかる。一方、抽出した同相成分を みると出力の振幅によらず同相レベルをコモン電位に 保つことができており、CMFB が正しく動作している ことがわかる。また誤差波形をみるとすべての入力範囲 で許容誤差以内に収束している。よって

精度を実 現できる性能が得られたことが確認できた。また発生し た誤差の解析をおこなった。最も誤差が大きいと思われ るフルスケール直流入力時

、V

の誤差の内訳を確認する。動的誤差の量を見極めるため に動作周波数を

から

まで変化させた。

図

にその結果を示す。動作周波数が

付近に なるまでは誤差が一定となった。これは応答性より決ま る動的誤差がほとんど現れていなく、静的誤差のみから 誤差値が決まっていることを示す。40MHz より早い動 作周波数になると誤差値が静的誤差の値から上下する ようになる。これはホールドモードにおける収束時間 が短くなったため、その応答性から動的誤差が現れたと 考えられる。45MHz 動作のとき最も誤差が大きくなっ たがそのときでも許容誤差範囲であることを確認した。

よって

までは動作が保障されているといえる。

次に静的誤差の解析を行う。10MHz 動作時のシミュ レーションよりフルスケール入力時に発生する静的誤 差は

ほどであることがわかった。ここで、設計し たオペアンプの直流利得は

であった。式

より

のオペアンプを用いたときに算出される誤差の理 論値は約

である。よって発生した静的誤差はほぼ オペアンプの直流利得より導かれる理論値と一致した。

このことから

回路の異常によるオペアンプの利

േ૞๟ᵄᢙ=/*\?

⺋Ꮕ=W8?

㪄㪌㪇 㪄㪋㪇 㪄㪊㪇 㪄㪉㪇 㪄㪈㪇 㪇 㪈㪇 㪉㪇 㪊㪇 㪋㪇 㪌㪇

㪈㪇 㪈㪌 㪉㪇 㪉㪌 㪊㪇 㪊㪌 㪋㪇 㪋㪌 㪌㪇

㕒⊛

⺋Ꮕ

േ⊛

⺋Ꮕ

図

動作周波数による誤差量の変化

得の低下やスイッチの寄生容量による誤差の発生が最小 限に抑えられていることが確認できた。

5

サイクリック

変換器の設計

設計したビットブロック回路にサブブロック、デジタ ル部を加えてサイクリック

変換器を構成した。図

に

特性のシミュレーション結果を示す。DNL、

INL

ともに

以下となっており

精度が達成で きたことが確認できた。

㪛 㪥 㪣㪲㪣㪪㪙㪴

㪄㪉 㪄㪈㪅㪌 㪄㪈 㪄㪇㪅㪌 㪇 㪇㪅㪌 㪈 㪈㪅㪌 㪉

㪇 㪌㪇㪇㪇 㪈㪇㪇㪇㪇 㪈㪌㪇㪇㪇

㪺㫆㪻㪼

㪄㪈㪅㪌 㪄㪈 㪄㪇㪅㪌

㪇 㪇㪅㪌 㪈 㪈㪅㪌

㪇 㪌㪇㪇㪇 㪈㪇㪇㪇㪇 㪈㪌㪇㪇㪇

Code

㪠㪥 㪣㪲㪣㪪㪙㪴

図

特性

6

結論

本論文では

精度のサイクリック

変換器を 実現するためのビットブロック回路についての研究を 行った。ビットブロック内の各要素について誤差の発 生原因を解析し、適切な設計を行うことで目安とした

以内に誤差を抑えることができた。また設計した ビットブロック回路を用いてサイクリック

変換器 を構成することで

精度が達成できることを確認 した。

参考文献

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Solid-State Circuits, vol. 27, no. 3, pp. 351-358, Mar.

1992.

[3]

宮原 正也

松澤 昭

スイッチのオン抵抗がパイプライ ン型

性能に及ぼす影響とセトリング時間最適設計技 術の検討

電子情報通信学会技術研究報告

集積回 路

4