CAMによる同期通信機構を持った
マルチプロセッサの開発
（平成10年11月27日 原稿受付）
電気
電気工学科山脇
彰電気工学科硯㈱東芝）東
由美
Development of Multiprocessor with Shared
Register File using CAM
by Masahiko IWANE
Akira YAMAWAKI Takashi MATSUDA Yumi HIGASHI
Abstract
Advances輌n VLSRechnology have made a m品iprocessor m◎mted on one chip． Mult輌threaded paraUel processing◎n the multiprocessor requires decreasing the overhead of inter−thread communication and synchronization especially to fine grain parallelism．
The shared sめre w輌th也e access c◎unter us輌ng content addressable mem◎ry supP◇rts b◎th f◎r high speed synchronization mechanism such as mutual exclusion， busy−wait and barrier synchronization， and for 1−to・N inter−thread communication． The shared store is allocated dynam輌cally and the thread輌s bl◎cked as full／emp智m㏄h跳輌sm whe就he read／w斑e◎perati◎n to the shared store fails． The execution environment of the thread is protected because the tag of the shared store is used for identifying both the task which the thread in execution belongs to and the storage which the thごead uses． The shaτed st◎re輌s used n◎t only for輌磁ra−ch輌p c◎mnmnication of a multiprocessor on a chip but also for inter−chip communication by connecting the shared stores hierarchically．
MTA／ESR m品iprocess◎r has been develop輌ng w輌th the shared§t◇re as a test bed． It c◎ns輌sts of 880486−microprocessors on the 4 d aughter boards， a PVI−486SP3 mother board on the market，
the shared store in one FPGA，the bus arbiter in another FPGA and some peripherals． The shared st◎re r璃uires 7000 gates and the bus arbiter requires 2500 gates． MTA／ESR is under evaluat輌on using benchmarks to vedfying effects of the shared store．
ドウェアとして，スピンロックのためのTEST＆SET 1．はじめに
命令やメモリアクセス競合をネットワーク回避する 半導体の微細加工技術の進歩はマイクロプロセッサの FETCH＆ADD命令のような不可分命令あるいはメモ 性能を飛躍的に向上させてきた。複数個の単純なスカラ リ操作にロック機能を付加する方法鰍2），さらにバリァ プロセッサを一つのチップに集積したマルチプロセッサ 同期のためのMCAM同期機構（3）などがある。また通信 オンチップはオンチップマイクロプロセッサシステムの 手段として，ネットワークを介したプロセッサ間通信の 有力な候補の一つである。スカラプロセッサによる密結 ための通信用メモリやレジスタなどの通信専用記憶，プ 合マルチプロセッサによる細粒度並列処理ではプロセッ ロセッサ間で同一のメモジ空間を共有する共有メモリや サ間で同期と通信が頻繁に行われるので，同期と通信の 共有レジスタなどがある。これらのハードウヱアは同期 オーバーヘッドを削減する必要がある。同期支援するバー と通信を個別に取り扱っている。一方，同期と通信を同
時に扱う機構として，共有メモリに同期のためのフル／エ のエントリは無効なデータが書き込まれており，そのエ ンプティビットを付加したもの，フル／エンプティビット ントリは空いていることを示している。データの書き込 の代わりにカウンタを付加した方法がある（1）。さらにチッ みはアクセスカウントフィールドがゼロで最優先のエン プ内の共有レジスタにフル／エンプティビットを付加した トリに対して行われる。図1に同期通信用記憶の概念図 グローバルレジスタ（4），フル／エンプティビット付き共有 を示す。
レジスタにCAMを使用してダイナミックアロケーショ
ンを可能にしたNamed State Register file（5）がある。フ 2．2 基本動作
ル／エンプティビットでは一対一通信は可能であるが，一 同期通信用記憶への書き込み動作は，入力したタグが 対多通信にはカウンタが必要である。 すべてのエントリで不一致でかつアクセスカウントがゼ グローバルレジスタはマルチプロセッサを対象として ロのエントリが存在するとき，または一致するエントリ いるが，一対多通信やダイナミックアロケーションはで は存在するがそのアクセスカウントがゼロのとき，タグ，
きない。Named State Register Fileはシングルプロセッ アクセスカウントおよびデータを空きエントリに書き込 サでのマルチスレッド環境を対象としている。 む。入力したタグと一致するエントリは存在するがその ここでは，マルチプロセッサでのマルチスレッド環境 アクセスカウントが非ゼロのときは書き込みをブロック において，相互排除，一対一通信や一対多通信を行う条 する。
件同期，およびバリア同期を，レジスタやメモリレベル 読み出し動作は，入力したタグと一致するエントリが で統一的に実現できる，CAMによる同期通信用記憶を 存在して，そのアクセスカウントが非ゼロのとき，その 提案する。市販のマイクロプロセッサとマザーボードを エントリのデータを読み出して，アクセスカウントを1 使用して，同期通信用記憶の評価のためのマルチプロセッ だけ減じる。入力したタグがすべてのエントリで不一致，
サMTA／ESRを開発したので報告する。 もしくは一致するエントリは存在するがそのアクセスカ ウントがゼロのとき，読み出しをブロックする。
2．同期通信用記憶のCAM構成
リセット動作は，入力したタグと一致するすべてのエ 2．1概要 ントリのアクセスカウントをゼロにリセットする。
同期通信用記憶はCAMで構成され，1つのエントリ
3．マシン命令と同期通信用記憶回路 は検索のためのタグフィールド（TAG），エントリへの
読み出し回数をカウントするアクセスカウントフィール 3．1実行モデルとマシン命令
ド（ACNT）およびデータを格納するデータフィール スレッドを扱うオペレーティングシステムでは，タス ド（DATA）に分けることができる。タグフィールド クはプログラムの実行環境であり，スレッドはタスク内 は検索キーとして使用して，全エントリに対して同時に の一連の命令実行である。スレッドの大きさは自由であ 一致検索をおこない，一致したエントリを指定する。ア るが，一般に意味のある命令列とする。複数のスレッド クセスカウントが非ゼロのときデータフィールドに有効 を同時に実行できるマルチスレッドシステムでは，タス なデータが書き込まれている。アクセスカウントがゼロ ク内部に存在する粗粒度または中粒度の並列性を抽出し て，それをスレッドとして並列化を行う。さらにスレッ タグ データ アクセスカウント ドに内在する2項演算以下の細粒度の並列化を行う。細 σ畑 （D幽 CM） 粒度での並列化した部分をマイクロスレッドと呼ぶ。タ
旦 ↓n ∬ スクには嫡記憶（賄レジスタ，賄メモリ），ポ＿ト
検索キー 内容 カウンタ 機能などの資源が与えられタスク内で実行されるスレッ ドおよびマイクロスレッド（以後スレッドに含める）は これらの資源を共有する。同じタスクに属するスレッド 間の同期と通信は共有記憶により行われる。そこで同期 通信記憶のタグにタスクIDと共有記憶IDを持たせるこ とにより，タスクごとに同期通信用記憶を保護すると共 」ユ ・［L にダイナミックアロケーションを可能にする。マルチプ ー致／不」致 ゼロ／非ゼロ ロセッサオンチップにおける同期通信記憶すなわち共有 図1概念図 レジスタを指定するための命令形式を図2に示す。
6 A 2
15 B 0
3 D 1
ll
1 C 4
LOADはメモリから（共有）レジスタへの書き込み， 動作要求にREQおよびクロックにCLKをもち，出力信 STOREは（共有）レジスタからメモリへの書き込み， 号としてレディ状態にRDY，エントリの空状態にEMP，
MOVEは（共有）レジスタ間の転送である。これらの命 満杯状態にFUL，検索一致状態にHIT，不一致状態に 令およびADDなどのその他の命令において，共有レジ MHITをもつ。入出力信号として，データにrビットの スタがデスティネーションレジスタであるとき，レジス DATA（r）をもつ。内部は制御部くCNTRL）と一 タフィールドの最上位ビットで共有レジスタと識別し， 致検索用のタグ部（TAGU），アクセスカウント部 タスクフィールドおよびアクセスカウントフィールドを （ACNTU），データ部（DATAU），一致検索を行う 与える。共有レジスタがソースレジスタであるときはタ ー致回路（M）およびACNTがゼロ（ZR）／非ゼロ グフィールドのみを指定する。 （NZ）を検出するゼロ検出回路（Z）から構成され，
必要があれば検索キーのマスクのためのマスクレジスタ 3．2階層化同期通信用記憶回路 （MASK）をもつ。図3では同期通信用記憶が階層構 同期通信用記憶は図3に示すように，入力信号として， 成できるように上位同期通信用記憶のための入力，出力
コマンドに3ビットのCMD（3），タグにpビットの 信号として頭にEを付加した信号を用意している。これ TAG（p），アクセスカウントにqビットのACNT（q）， はマルチプロセッサオンチップを複数個使用したシステ
タク夢フィープレド アクセスカウントフィールド
￠！シ◎スタフィールド タスクフィヲレド）
ロ ロ オ ロ 輪一ド 6レジスタNO タスクN〕 アクセスカウント数 良
↓｛！：⇒⊥㌶罐
図2 命令フォーマット
CM◎⑰R8Q CLK RDY翫P肌】疏］㎜ 「ぴG⑤ A（〕崎ゆD蛭鞠
蹴Q班ΦYEEMP EFUL EHIT㎜ECMD③1珊組ωEACNTω 卸D眠O
M：一致回路，Z：ゼロチェック回路一ZRはゼロでNZは非ゼロ 図3 周期通信用記憶のブロック図
ムなどの構成を想定している。この場合オンチップのな き，危険領域の入口でこれらのスレッドは同じタグで識 かに同期通信用記憶（内部共有レジスタ）をもち，他の 別されるエントリの書き込みをACNT＝1で実行する チップのプロセッサとの同期通信に上位同期通信用記憶 ことを試みる。しかし，最初にエントリの書き込みがで
（外部共有レジスタ）を使用する。 きたスレッドのみが危険領域を実行することができ，他 制御部の動作は図4に示すように，通常，外部からの のスレッドはブロックされ，ロック状態となる。危険領 動作要求待ち状態（SO）にいる・動作要求信号（REQ） 域の出口では書き込みと同じタグで読み出しを行うこと がくると，上位同期通信用記憶が存在すれば入力信号を により，そのエントリは除去されてロック状態を解除す そのまま転送するとともに，コマンド実行状態（S1） る。
に移ってCMD（3）にあるコマンドを実行する。そし 図5のスレッド1のLOAD命令実行によりSR 1［
て上位同期通信用記憶が存在しなければ状態SOに戻る。 Task 1のエントリにACNT＝1を書き込み， ADD命 存在すれば上位同期通信用記憶の動作完了待ち状態（S 令を実行している。このときスレッド2がLOAD命令で
2）に移る。状態S2で動作完了状態が返ってくれば状 SRllTask1のエントリへの書き込みを試みるがブ 態SOに戻る。なおコマンドの実行結果は状態S1の後 ロックされる。スレッド1はADD命令でエントリSR 2 半サイクルで要求側に返される・ lTask 1で示された共有値を更新したあと， STORE 命令でエントリSRlITask1を削除する。これによ SO Nb REQ りスレッド2のブロックは解除されてLOAD命令が実行
（（過S㏄目on1） LOAD SR1，蹴，，1
ESR ADD S鴎蹴1，1，R1 （Cd㎞1蹴b吻
Sl SO：W強皿 SrORE，SR1，T㎏k1， SUBr SR2Tbdd，1，R3 S1：（M）1㎞tbn … STORE ，SR1，丁融ユ，
S2：㎜丘》r（b項）］btibn … ．．．
ofESR］㎞tjon
図5 相互排除 図4 CNTRLの状態遷移図
表1に示した同期通信用記憶コマンドのうち，通常の 4．2 条件同期
動作で必要なコマンドはRCAM， WCAMおよびRSTC 同期通信用記憶の同一タグをもったエントリの読み出 であり，他のコマンドはハードウェアおよびソフトウェ しは，そのエントリが生成されてデータが書き込まれる アのデバッグ用である。表1のRSTCはマスクレジスタ までブロックされること，および読み出しアクセスカウ を使用しないで直接DATAで与えられたビットパター ントを指定することを利用して条件同期を実現する。1 ンで検索キーをマスクする設計になっている。 つの生産者スレッドが計算した結果をn個の消費者スレッ 4．同期と通信 ドが使用するとき・生産者スレッドが計算結果をあるタ グでエントリに書き込む前に消費者スレッドが同じタグ
4．1相互排除 でエントリを読み出すならば消費者スレッドはブロック 同期通信用記憶の同一タグをもったエントリへの書き される。生産者スレッドがエントリをACNT＝nで生 込みはブロックされることを利用して，相互排除を実現 成したあと，消費者スレッドはブロックを解除されてそ する．いくつかのスレッドが同じ危険領域を実行すると のエントリを読み出せてACNTは1カウントダウンさ
表1 CMI）（ECMI））コマンドー覧
名称 コード 動 作
RDD ㎜ CAMのアドレスを指定し、そのエントリのD鯉Aを読み出す
㎜
001 CAMのアドレスを指定しそのエントリのr踏GA（刀Ψrを読み出す㎜
010 CAMをタグ 、し ヒ ト1ミスヒ トとフノ1イエンプテ㎜
011 CAMをタグ 、し ヒ・ しこエント1のD蝿をWCAM 100 CAMこD 「DAG CNT
ス ヒ・ 9エン 1の 1セ・
㎜ 110 蜘 111
れる。n個の消費者スレッドが読み出しを完了した後で ACNT＝1でバリアパターン00… 1110を書き込む。
はACNT＝0となりエントリは除去される。 スレッド3はブロックが解かれて， MOVE命令でバリ 図6の消費者スレッド1はSTORE命令で同期通信用 アパターンがR1に移され， SR l l Task 3のエント 記憶のSR l l task2のエントリを読み出そうとするが， リは除去される。このときスレッド1，スレッド2がMOVE そのエントリが存在しないためにブロックされる。つぎ 命令を実行してもエントリが存在しないためにブロック に生産者スレッドがLOAD命令によりメモリのA番地 される。スレッド3はRESET命令によりバリアパター の内容をSR l l task2のエントリにACNT＝2で書 ンのスレッド3に対応するビットをリセットし，バリア き込む。消費者スレッド1はブロックを解かれてSTORE パターンがゼロかどうかを調べる。ゼロでなかった（バ 命令によりSR 1｛Task 2のエントリを読み出してメ リア同期がとれていない）ならば更新したバリアパター モりのB番地へ格納する。同時にACNTを1だけカウ ンをSR l l Task 3のエントリにACNT＝1で書き込 ントダウンする。つぎに消費者スレッド2がSTORE命 み，ラベルAに戻る。ゼロであればバリア同期が成立し 令によりSRllTask2のエントリを読み出してメモ たのでラベルBに進む。スレッド1もスレッド2も同様
りのC番地に格納する。同時にACNTがゼロになって， の動作を行う。
SRllTask2のエントリは同期通信用記憶から除去 このように，同期通信用記憶を使用することによって，
される。 相互排除，条件同期およびバリア同期を実現でき，さら にプロセッサとスレッドを分離できるとともにタスクご 4．3バリア同期 とに共有レジスタを保護できる。
あらかじめバリア同期をとるスレッドの組（バリアパ
5．マルチマイクロプロセッサへの適用 ターン）を同期通信用記憶に登録しておき，各スレッド
はバリア同期をとる時点で相互排除をおこなってバリア 5．1 システム構成
パターンの当該ビットをリセットする。バリアパターン 同期通信用記憶はマルチプロセッサオンチップに組み がゼロになればバリア同期が成立する。 込めば機械命令を含めた粒度での並列化の効果が期待で 図7のスレッド3がMOVE命令で同期通信用記憶の きるが，ここでは市販のシングルチップスカラマイクロ SRllTask3のエントリを読みだそうとするが，そ プロセッサによるマルチプロセッサに同期通信用記憶を のエントリは存在しないのでブロックされる。つぎにス 適用して，同期通信用記憶の機能の確認と，文または部
レッド1のLOAD命令でSRllTask3のエントリに 分式より大きい粒度の並列化効果を検証するためのテス
生産者スレッド 消費者スレッド1 消費者スレッド2
． ・ ・ ● ● ● ● ・ ・
°°・@ 9TO鍵 ］鼠SR1，1蹴 … LOAD SR1，臨8ka2A ・・・ …
°°°@ °°° s買）蛭q§眠1，為8銘
・ ● ・ ■ ● ● …
Mi（）〜彊 S鴎「醐1，R2 … 倍・・
… ADD RaSR2¶㎞k2 °°白
． ． ・ ● ■ ● タ ● ．
図6 条件同期
スレッド1 スレッド2 スレッド3∀
・ ● ． ● ● ■ ● ・ ．
．．． … A：MOV起R1βR1，『肱8k3，
LOAD SR1，T㎏k3，1，14 … RES班R1，b蝿 … A：MOVE R1，SR1，Tb喝 JMPZ B
A：MO咋R1，皿，蹴3， 『R1，撞2 MOVE SR晃⑭1，R1
㎜R1，㎞1 臓B ㎜A
JMPZ B MOV田SR1，蹴3，又，RI B：］MOV緩規R6 MOV鵬SR1，T㎞ka 1，Rl JMP A …
諏幻PA B：ADD琉R3 °舎゜
B：MOVE R2R3 ・・・ …
● ● ・ ● ● ● ● ● ●
図7 バリア相互排除
トベッドとしてのマルチプロセッサ（MTA／ESR）を を必要とする。周辺機器として，ハードディスク（HDD），
開発した。 フロッピーディスク（FDD），ディスプレイ（DISPLAY），
MTA／ESRは8個の486DX2と同期通信用記憶 キーボード（KB）などを接続している。 HOSTBUSの
（ESR：Extemal Shared Register file）と集中型バ アドレス，データ線ともに32ビット，制御線は31ビット，
スアービタ（ARBITER）をドータボードとして構成し， アービトレーション線は36ビットである。また周辺機器 市販のAT互換用マザーボード（ASUSTEK社PVI一 からの割り込み線は各プロセッサに入力されている。
486SP3）のマイクロプロセッサソケットに接続する。
図8にシステム構成を示すように共有メモリ型マルチマ 5．2 外部共有レジスタ
イクロプロセッサで，システムクロックは16MHZで動 ESRは，エントリ数を16，タグフィールドを6ビット，
作するように設計した。8個の486DX2，ESR，チップ アクセスカウントフィールドを3ビット，データフィー セット（PCM， ATM），メモリ，外部キャッシュは単 ルドを32ビットで構成した。16エントリとしたのは各プ ーのホストバス（HOSTBUS）で接続される。このバ ロセッサが同時に一対一通信をおこなうとき最低4エント スのアービトレーションはARBITERがおこない，優先 リ必要であり，2個のプロセッサが4組それぞれ独立に 度は公平に処理をするためにリングカウンタによって順 相互排除を行うために4エントリと共有変数を格納する 次ローテーションし，アービトレーションに2クロック ために4エントリの最低8エントリ必要であるので，処
㎜D蛆A 486DX2 一 一 ●■■■ ■■■ 一 ● 486DX2 ㎜ ARBITER
̀曲a垣on Add醐8
HO飢aUS Data
CACHE 一剛 MEMORY
cRAM 一燗
IDE
PCI X−Bu8 ISA
HDD VIDEO
BIOS
qOM ㊥ 田
D⑪1町
図8 マルチプロセッサシステム構成図
表2 ESR COMMANI）一覧
コマンドー一 一一
1／Oアドレス 一一一 EAXレジスタ 酢
P5 0一 一一 一《一一 一
R1 0 一 一
RDD 13−−10 Add鵬8難されたエントリ匹：互但幽一一
一一 一一 一一一 一10Add1白88 xx幻ロ㎜x 一一一一 一一一
c蛆A を読み出す。
㎜
13−10 で指定されたエントリのタグ0公G）とアク一 一 一 一 一 一 一一一一一一一一一一一一一一一一一一一
P0Add㎜㎜001】α
＆＿32＿0−一一一一一一一一一一一一一一一一一
??鼾]IDAG ACNT 一一一一 一一一一一一一一
Zスカウント倒⑰mを⌒。
蹴 一
MASKレジスタにマ丞iZ△埜ごと（鰹D盈萱き＿一 一一一一一一 一
P0㎞ 畑010xx xxxxx 瀬【MASKP 込む』0：比較する、1：比較しない。
㎜
13一8 TAGで検索し、一致したエントリを読み出し、 A10「巫 x認Ollxx D唖 NTを1減じる。読み出しミスならばブロック。
WCAM 13−−87−5 ACNT＝0のエントリにTAG、 ACNTとD盛EAを 10TAG ACNT 100xx 一一c願A 一 一一曹ｫ込む』書き込みミスならばブロック。
㎜
1｛L−−8 31−3 2 1 0 TAGで検索し、 CAMが空ならEMP、一杯なら一一一一一 一
10肥AG 】αx 10bエ 一一一??齡早yEMP肌H皿 一一 一
eUL、一致ならHITを返ず。
RSmC 13−−8 ㎜で検索し、一致したエントリのA（Nrを
一P0「DAG 巫x110xx 一一 一 一一一 ●−
wXX 】＝ 一一一潟Zットする。
理の効率を考慮して16エントリとした。6ビットのタグ ロセッサ（BSP）と呼ばれる1個のプロセッサにバスの フィールドのタスクNoとレジスタNoはそれぞれ3ビッ 使用権を与える。その他のプロセッサ（OP）はバスの
トを想定している。32ビットのデータフィールドは整数 使用権を獲得できずにブロックされる。BSPはマザーボー および単精度実数を扱う。このように仕様を限定したの ドのBIOSを読み出してマザーボードや周辺機器の初期 はESRの基本機能の検証が目的のためである。また市販 化を行ったのち， MSDOSをロードし，入力コマンド待 のプロセッサを使用しているのでESRを入出力（1／0） ちになる。マルチプロセッサで動作させるためにSTARTUP としてHOSTBUSに接続した。そこでREQおよびRDY プログラムを実行させる。 STARTUPではSMPレジ 信号をHOSTBUSインタフェースに適合するように変 スタをマルチプロセッサモードでかつESRモードに設定 更した。ESRを1／0として取り扱うのでを表2に示 する。BSPとブロックされていたプロセッサのなかで最 すように，コマンド，タグ，アクセスカウントをアドレ 優先度のバス要求を出しているプロセッサに順次にバス ス部に埋め込んだ。またタイミング設計の制約からマス の使用権を渡して，各プロセッサはマルチプロセッサ クの設定と検索の操作を分離した。 STARTUPの実行開始番地にジャンプする。図9にスター トアップ手順を示す。SMPレジスタはプロセッサ外部 5．3 マルチスレッド動作 の2ビットレジスタで入出力として扱い，コマンドを表 MTA／ESRは電源投入またはリセット直後， SMPレ 3に示す。
ジスタがリセットされて単一プロセッサでNon ESRモー 以上で述べた外部共有レジスタをもったマルチプロセッ ドになり，HOSTBUSアービタはブートストラッププ サMTA／ESRを開発した。これを16 MHZのクロッ
WER N
E潟RD酬eA輌rはBoぴ￠S P置oo白8gα咽） にバス使用権を与える BSP ⑳S O 斑OS但0助を読み出し、マザーボードおよび周辺
㎜
プロツキン久
＞s㎜正∬OSOROM）空間をSbadoψ甘RAM空間に切替え、
㎜仁択酋の番地の内容をジヤンプ命令
に書き換える（M｛㎜の開始 番胞 M逮乎一S頗UPをロー篤 SMPレジスタの励0＝1（M−）、
励1＝O En雌に設定』
』は最優先度のバス
BARR速R S㎜）NIZA
要求を受け付けて、そのプロセッサに使用権を与える
㎝
㎜鋤・⌒嘩一
の㎜ヘジャンプ）Sha㎞RAM空間からBIOS空間｝こ切り替える。 M←88αrのSぴRrUPの窺
M S㎜Pの氣
＞Co如圃a凪
㎜ROCぼ§SOR O㎜ON
図9 マルチプロセッサ初期化
表3SMP COM㎜D一覧
コマンド L／0アドレス EAXレジスタ 緋
15 0 31 0 一一
齪
13−一一一一5 31 2 1 0 SMPレジスタを読むb】陪R＝1：ESR D酬e一一
P0x立一一一江x llhx xxx＿澱ζx ESRSMP SMP＝1：M晦一
㎜
13−＿−5 31 2 1 0 SMPレジスタに書く。10工一一xxx 111ぱ xx厩一証魍SR SMP 一
クで動作させるために，配線長を25cm程度におさえる
必要がある。そこで2個の486DX2と、個のFPGA 参考文献
（XLINX社XC4013）を搭載するドータボード2枚と， （1）天野英晴：並列コンピュータ，昭晃堂（1996）
2個の娼6DX2のみを繊するドータボード2枚の構成（2） ?Z㌫麗1㌫漂1麗漂123漂Tl
として，写真1に示すように積み重ねた。ドータボード pp．64−74（1989）
（3）岩根，本石，野口，米澤：細粒度マルチプロセッサMSBM，
情処論，Vol．37， No．6， pp．1196−1205（1996）
（4）岩下，宮嶋，村上：次々世代汎用マイクロプロセッサ・アーキ テクチャPPRAMの概要，情処研資， ARC−113−1，pp．1−
8（1995）
（5）R．A．Iannucci， G．R．Gao， R．H．Halstead， Jr， B．Smith ：
Multithreaded Computer Architecture：A Summary of
the state of the art， Kluwer Academic Publishers（1994）
写真1 MTA／ESR外観
の486DX間の配線は変更がないと思われるのでプリント 配線に，FPGAと486DXおよびコネクタ間は設計変更 が予測されるので2本撚り線のワイヤラップ配線とした。
また，一つのFPGAはESRを，もう一方はアービタを 組み込んだ。FPGAの実装結果は， ESRに7000ゲート，
アービタに2500ゲートを使用した。
6．むすび
マルチプロセッサオンチップの同期通信に適した記憶 構成と，この同期通信用記憶を使用した相互排除，生産 者消費者問題における条件同期およびバリア同期の実現 法を示した。また，この同期通信用記憶の単一チップマ イクロプロセッサによるマルチプロセッサでの有効性を 検証するために，市販のAT互換マザーボードに8個の 486DX2マイクロプロセッサと新たに設計した同期通信 用記憶を搭載したマルチプロセッサMTA／ESRを開 発した。現在ドータボードごとのデバッグを完了してお
り，4枚のドータボードを接続した8個の486DX2マル チプロセッサで動作の確認中である。基本設計をはじめ て評価できるようになるまで3年を要した。クロックダウ ン可能なマザーボードの入手とマザーボードを変更しな いでマルチプロセッサを構築することは困難であった。
今後各種ベンチマークにより評価して提案の同期通信用 記憶の有効性を実証する予定である。
