1．は じ め に LSI産業は現在のユビキタス社会の“産業の米”とし て必要不可欠な地位を占めている。図 1 に示すように産 業全体の規模は世界で年間約 30 兆円，日本で 5 兆円に 達し，日本の電機メーカはその中でも主要な地位を占め ている1) 。各社得意な製品はプロセッサ，メモリ，シス テム LSI 等様々である。プロセッサやメモリは一部の例 外を除き米国や韓国のメーカが主導的な地位を占めてい るのに対して，システム LSI は携帯電話，デジタルテレ ビ，DVD 等情報家電の得意な日本メーカが中心的地位を 占めている。 システム LSI はシステム機能実現の主要素であるプロ セッサ，メモリ，制御論理，インターフェース回路等を 1チップに集積した LSI と定義されている。システム LSI が実現できるようになったのは，その構成要素である MOS（Metal Oxide Semiconductor の略，ゲート電圧でス イッチングを制御するのが特徴）トランジスタの微細化 が進み，1 チップ上に多数の MOS トランジスタが集積出 来るようになった比較的最近の事である。MOS トランジ スタの微細化を進める上での指導原理となるスケーリン グ則を図 2 に示す2)。このスケーリング則は MOS トラン ジスタを縦，横，高さ方向に同じ割合で縮小するとその 面積が縮小されるだけでなく，高速化，低消費電力化さ れる事が特徴となっている。このスケーリング則を適用 し，LSI は過去 3 年に 4 倍のペースで着実に高集積化さ れてきた（これをムーアの法則3) と呼ぶ）。それに伴い LSIの動作周波数も過去 2 年に 2 倍近いトレンドで高速 化されている4) 。図 3 に現在の代表的なシステム LSI で あるプレステーション 3 の制御用プロセッサである Cell のチップ写真を示す5) 。基本周波数は 4 GHz で，8 並列 のプロセッサを駆使して 256 GFlops の浮動小数点演算を 実現出来る6,7) 。このチップの試作には最先端の 90 nm CMOSプロセスが適用され，チップ上に約 2 億個の MOS トランジスタが集積されている。スケーリング則を駆使 して極限まで微細化された MOS トランジスタを 1 億個 以上集積させることにより，今までに実現不可能だった 高度なリアルタイムの画像処理等が実現できるように なった。しかしながら近年これらの高集積高性能システ ム LSI の開発を通じて今後のシステム LSI の開発の前に 大きな 3 つの壁（消費電力の壁，微細化の壁，生産性の 壁）が存在する事が明らかになってきた8,9,10)。（生産性 の壁とは高集積化に伴って設計量が膨大となり，設計者 が予め決められた設計期間内に設計を終了させることが 困難になってきた状況を指す）。本論文では以下 3 つの
システム LSI の低消費電力化，高密度化の現状と将来展望
渡 辺 重 佳 *
A Review of Low-Power and High-Density System LSI
Shigeyoshi WATANABE*
Low-power design of system LSI in the presence of leakage current has been described. And also the novel design technique for realizing high density system LSI featured by the 3-dimensional transistor has been presented. By using parallel processing architecture the active power of embedded processor with the sub-threshold leakage current can be reduced to 1/2 for 2 parallel, 1/5 for 3 parallel case. The dual-supply voltage scheme enables to reduce the active power of embedded processor with the gate leakage current to 35–50%. By using FinFET the pattern area of system LSI can be reduced to 35–50% without sacrificing the performance. These technologies are promising candidates for realizing the breakthrough the 3-limitation of system LSI, power dissipation, scaling of MOS transistor and time to market of system LSI.
*情報工学科 教授 平成 18 年 10 月 2 日受付
壁の内容について述べ，これを打ち破る幾つかの新技術 について紹介する。 2．将来のシステム LSI の 3 つの壁 システム LSI の今後の発展の大きな障害と認識されて いる 3 つの壁は消費電力の壁，微細化の壁，生産性の壁 である。 図 4 にスケーリング則の提唱者であるインテルのムー アが示した消費電力の壁を示す。システム LSI の動作時 の消費電力が年々少しづつ増加するのに対し，MOS トラ ンジスタのリーク（漏れ）電流による消費電力は年々指 数関数的に増加する。その結果，以前は殆ど問題となら なかったリーク電流による消費電力が近い将来動作時の 消費電力と逆転すると言われている。動作時の消費電力 は MOS トランジスタの充放電電流によるもので，動作 上必要不可欠である。それに対しリーク電流による消費 電力は動作に役立たない無駄な電流であり，これが将来 消費電力の壁となる可能性が高い。しかも消費電力の増 加はシステム LSI の温度の上昇につながる（図 5）。現在 はホットプレートの温度に近い 100 度程度に抑えられて いるが，将来は主にリーク電流による消費電力により， 数千度に上昇する危険性がある（ロケットのノズル温度 や太陽の表面温度に達するとの見積り有り）。最悪の場 合，システム LSI を搭載した PC 等の電子機器は電源を 投入した瞬間に溶けてしまう可能性があるのだ11) 。 第 2 の壁はシステム LSI を構成する基本要素である MOS（Metal Oxide Semiconductor の略，ゲート電圧でス イッチングを制御するのが特徴）トランジスタの微細化 の壁である。過去 MOSFET の小型化，微細化はショー トチャネル効果の抑制，動作時（オン時）の電流駆動能 力の増加，待機時（オフ時）のリーク電流の抑制という 3種の相反する要請を満足しながら進められてきた。と ころが最近ではこれが各種の物理的な限界により困難に なりつつある12)。このままでは今後微細化の指導原理で あるスケーリング則を継続することが出来ずシステム LSI の更なる高集積化が困難になる危険性がある。 ランク 社名 主要製品 売上高（100 万ドル） シェア(%) 1 インテル（米） プロセッサ 31346 15.1 2 三星（韓国） メモリ・システム LSI 17096 7.2 3 TI（米） DSP 11105 4.7 4 東芝（日本） NAND・システム LSI 9363 3.9 5 STマイクロ（欧州） LSI全般 8871 3.7 6 インフィニオン（欧州） メモリ・システム LSI 8381 3.5 7 ルネサス（日本） メモリ・システム LSI 8372 3.5 8 フィリップス（欧州） メモリ・システム LSI 5714 2.4 9 AMD · Spansion（米） プロセッサ・フラッシュ 5711 2.4 10 NECエレクトロニクス（日本） システム LSI 5710 2.4 その他 125665 51.1 合計 237334 100 世界で 30 兆円，日本で 5 兆円の産業 アイサプライ調査結果 ソニー 14 位，松下 15 位，シャープ 17 位，富士通 19 位 図 1 2005年半導体売上高世界ランキング
第 3 の壁はシステム LSI の生産性の壁である。一般に システム LSI の生産性は，単位時間内に設計できる MOS トランジスタ数で定義できる。ムーアの法則によりシス テム LSI の 1 チップ上に集積できる MOS トランジスタ数 の増加（図 6 中で年率 58% の増加を示した線）するの に対し，設計生産性は年々改良が進められている自動設 計技術を駆使しても，年率 21% 程度しか増加していな い13) 。両者の差は年々広がり，折角 1 チップ上に沢山の MOSトランジスタを集積できる潜在能力があっても，設 計生産性が上がらないためこれを有効利用できないとい う生産性の壁が顕在化している。 3．システム LSI の低消費電力技術 従来システム LSI の消費電力として問題となっていた のは主に MOS トランジスタの充放電による消費電力で ある。これを削減するために各種の低消費電力技術が提 案され実際の製品に使われてきた。その中でも最も有効 なのが論理回路の動作時の遷移確率の低減方式14) ，論理 回路の負荷容量の低減方式15) ，並列処理／パイプライン 方式16) ，多電源方式17) 等である。いずれの方式も充放電 による消費電力が遷移確率，負荷容量，動作周波数，電 源電圧の 2 乗の積に比例18) することに着目し，各項の低 減を実現している。 2章でも述べたように将来のシステム LSI では MOS ト ランジスタの充放電による消費電力以上にリーク電流に デバイス・回路パラメータ スケーリングファクタ デバイスの寸法： L, W, Tox 1/S 不純物濃度 S 電源電圧 1/S 電界強度 1 電流 1/S ゲート遅延時間 1/S 1デバイス当たりの消費電力 1/S2 S√2 動作電圧も 1/S にする 微細化・低電圧化により， ・高密度化（低コスト） ・高速化 ・低消費電力 が同時に達成される 図 2 LSIのスケーリング則
図 3 Cell (PowerPC8 SPE’s) の概要 Power PC8SPE 構成 動作クロック周波数： 4 GHz 浮動小数点演算： 256 GFlops 90 nm CMOS SOl 技術 チップ面積 221 mm2 トランジスタ数 2.34 億個 銅 8 層配線 電源電圧 1 V 図 4 消費電力の壁：消費電力の指数関数的な増加
よる消費電力が問題となる。MOS トランジスタのリーク 電流を図 7 を用いて説明する。MOS トランジスタの微細 化と共にまず問題となるのが MOS トランジスタのドレ インからソース電極に向かって流れるサブスレッショル ドリーク電流である。更なる微細化により MOS トラン ジスタのゲート電極から基板に向かって流れるゲート リーク電流が問題となる19) 。これらのリーク電流による 消費電力の増加を従来提案された論理回路の動作時の遷 移確率の低減方式や論理回路の負荷容量の低減方式では 低減することが出来ない。なぜならこれらの方式はリー ク電流の源となる MOS トランジスタの特性とは無関係 な方式であるためである。一方並列処理，多電源方式は MOSトランジスタの特性と密接に関連しており，リーク 電流による消費電力の削減効果が期待出来る。以下 MOS トランジスタのリーク電流がある場合の並列処理，多電 源方式の電力削減効果について初めて定量的に検討した ので紹介する。 3.1 並列処理によるリーク電流の削減 並列処理による MOS トランジスタのリーク電流での 消費電力の削減効果を見積るために簡単な組込み用プロ セッサを想定した20) 。これはデザインルール 70 nm，ゲー ト長 50 nm，50 mm2のチップに 24 M 個のトランジスタ集 積しているものを想定したもので，0.25 um ルールで設計 試作された組込み用プロセッサをスケーリングして仮想 設計した21) 。図 8 に両プロセッサの概要を比較する形で 示す。図 9 に検討に用いた並列処理方式の簡単な構成図 を示す。図 10 の実線で組込みプロセッサの消費電力の 電源電圧，動作周波数依存性を示す。消費電力の要因と しては充放電電流とサブスレッショルドリーク電流分が 図 6 生産性の壁：設計生産性と集積度のギャップ の増大 図 7 MOSFETのリーク電流 図 5 2010年には LSI が溶ける可能性がある
あり，消費電力を最小にする電源電圧が存在する。動作 周波数を上げると主にサブスレッショルドリーク電流の 増加により消費電力は大幅に増加してしまう。並列処理 の導入により 1 GHz で動作する組込み用プロセッサを 2 個，3 個並列動作させて全体で 2 GHz, 3 GHz 動作する場 合を破線で示す。並列処理では動作周波数をあげる時に 並列処理数（図中で N）を増加させるのに対し，並列処 理が無い場合は MOS トランジスタのしきい値電圧を低 下させて対処する。そのため並列処理無しの場合には， サブスレッショルドリーク電流の増加により，大幅に消 費電力が増加する。その結果並列処理の導入により消費 電力を 2 GHz 動作では 0.54 倍，3 GHz 動作で 0.23 倍まで 低減出来る。並列処理によりチップ面積は増加するもの の，充放電同様，サブスレッショルドリーク分の消費電 力も電源電圧によらず大幅に削減出来る事が分った。並 列処理方式同様パイプライン方式でも，リーク分の消費 電力を大幅に低減出来ると予想される。 3.2 多電源（2 電源）方式によるリーク電流の削減 従来充放電による消費電力を低減するために複数の電 源を用いる多電源方式が使用されていた。その一例であ る 2 電源方式を図 11 に示す。この方式では高速動作す る部分には高い電源電圧 (VH)を用いるが，低速動作する 部分には低い電源電圧 (VL)を用いる。その結果全て高い 電源電圧で動作する方式と比較して低速部分の充放電電 流を低減できる特徴がある。この方式が MOS トランジ スタのゲートリーク電流が流れる将来にも有効かどうか 確認するため，ゲート長 50 nm の MOS トランジスタを用 いた基本周波数 4 GHz 動作の組込み用プロセッサの消費 電 力 を 見 積 も っ た22)。 そ の 消 費 電 力 の 削 減 率 比 の (VL/VH)依存性を図 12 に示す。図 12 では，電源が従来の 電 源 が 1 種 類 の 場 合 の 消 費 電 力 を 基 準 と し て い る (VL/VH＝ 1 に対応）。2 電源方式の導入により充放電によ 図 10 並列処理の導入による組込み用プロセッサ の消費電力の削減 スケーリング前 スケーリング後 デザインルール 0.25mm 0.07 mm70 nm チップ面積 50 mm2 50 mm2 トランジスタ数 3 M個 24 M個 ゲート長 0.18mm 0.05 mm50 nm 動作周波数： f 250 MHz 1 GHz 電源電圧： Vcc 1.8 V 0.5 V 実効酸化膜厚 3.6mm 1.6 nm 図 8 組込み用プロセッサの消費電力の見積り 図 11 2電源方式の構成図 図 9 並列処理方式の構成図
る消費電力は，ロジックを構成する各ノードの遅延時間 の分布の形に若干依存するものの，最も消費電力が削減 できる単調減少型の場合には，VL/VH＝ 0.6 で消費電力 は約 50% 近くまで削減できる（正確には 52%）。一方 ゲートリークによる消費電力に関しては，同じく単調減 少型で VL/VH＝ 0.65 で消費電力は約 30% 近くまで削減 できる（正確には 34%）。またいずれの遅延時間の分布 の場合にも，消費電力を最小にする VL/VHの値は 0.60.7 程度となる。以上の結果により多電源方式は充放電によ る消費電力のみならずゲートリーク電流による消費電力 の削減にも有効である事が分かった。 4．3 次元型トランジスタによる微細化の 壁への挑戦 過去 MOSFET の小型化，微細化はショートチャネル 効果の抑制，動作時（オン時）の電流駆動能力の増加， 待機時（オフ時）のリーク電流の抑制という 3 種の相反 する要請を満足しながら進められてきたが，現在それが 限界に近づきつつある。その限界を打破する新技術が従 来の平面型に代わる 3 次元型トランジスタである。3 次 元型トランジスタでは従来の平面型と比較してゲート電 極のチャネル部分に対するコントロール性が高いため， ショートチャネル効果を大幅に低減できる特徴がある。 過去提案された代表的な各種 3 次元型トランジスタの比 較表を図 13 に示す23)。図に示すようにダブルゲート型24)，
FinFET（Fin type Field Effect Transistor の略，放熱に用 いるフィンに類似した形状をしているのが特徴）／TIS 型25)
，SGT（Surrounding Gate Transistor の略号，ゲート がトランジスタに 4 側面から巻きつく形になっているの が特徴）型26) には方式によって利害得失がある。 ダブルゲート型，FinFET/TIS 型では，従来の平面型と 同様にシリコン基板表面でソース，ドレイン電極と配線 を接続できるため，製造技術は比較的容易である。SGT 型では，シリコン基板表面ではなく下部でソースと配線 を接続する工程が新たに必要となるため，製造技術は複 雑かつ困難となる。またこれらの 3 次元型トランジスタ ではそれぞれの形状特有の電気的特性への配慮が必要と 図 12 ゲートリーク電流による消費電力の削減率 比の VL/VH依存性 図 13 各種 3 次元型トランジスタの比較
なる。ダブルゲート型では，上面（シリコン基板表面） と下面を別の製造工程で作ることが多く，その際に生じ る合わせずれが電気的特性に影響を及ぼす。側面をチャ ネルとして利用する FinFET/TIS 型では，MOS トランジ スタが動作時に生じる熱の放出の良し悪しが電気的特性 に影響を及ぼす。SGT 型では下部にあるソースと配線を 接続する工程が困難で，ソース電極近傍に寄生抵抗を生 じ電気的特性を劣化させてしまう危険性がある。 こ れ ら の 3 次 元 型 ト ラ ン ジ ス タ を 用 い て 4 入 力 の NAND回路をパターンレイアウトした例を図 14 に示す。 方式によって占有パターン面積は異なるものの，いずれ の方式でも従来の平面型トランジスタを用いた方式と比 較してパターン面積を大幅に縮小できる。以上のような 特徴はあるものの，これらの 3 次元型トランジスタを用 いたシステム LSI の設計法に関しては従来一部の研究を 除いて27,28) 殆ど報告例が無い。今回これらの方式の中 で比較的製造技術的に作りやすく，パターン面積の縮小 に適した FinFET/TIS 型でのパターン面積の縮小効果に 関して初めて定量的に検討したので報告する29) 。 4.1 FinFET 導入によるシステム LSI のパターン面 積の縮小効果の見積もり 図 15 に FinFET の鳥瞰図を，図 16 にその平面図，断 面図を示す。平面部のみならず 2 側面をトランジスタの 図 14 4NANDパターン面積の比較 図 16 FinFETの平面図及び断面図 図 15 FinFET/TIS型トランジスタの鳥瞰図
チャネルに使うことにより，小さなパターン面積内に大 きなチャネル幅のトランジスタを実現できる。トランジ スタのチャネル幅は図 16 で平面部の WPと側面部の D を 用いて WP2D となる。FinFET を用いたシステム LSI で は，チップ面積が最小になるように側面部の深さ D の最 適値を決めることが重要になる。セルライブラリを用い て平面型トランジスタによって設計した通信用システム LSI30)に FinFET を用いたパターン面積の縮小効果を見 積もった。側面部の深さ D をパラメータとした時のパ ターン面積の縮小効果を図 17 に示す。ここではチャネ ル幅の小さなトランジスタには従来通り平面型を用い， チャネル幅の大きなトランジスタに FinFET を用いる“平 面型FinFET 型”を仮定している。D がデザインルー ルの 2 倍でパターン面積は最小になり，従来の平面方式 の場合と比較して約 35% に縮小できる。D を変数とした 時に，パターン面積に最小値があるのが“平面型 Fin-FET型”の特徴である。他のプロセッサ，ASIC 等の見 積もりからもパターン面積が 35%50% 程度になる事が 分かっており FinFET はショートチャネル効果の抑制の みならずパターン面積の縮小にも効果がある事が判明し た。 システム LSI のパターンは一般的にトランジスタ部分 と配線部分に大別される。FinFET 等の 3 次元型トラン ジスタの導入により，トランジスタ部分の面積は大幅に 縮小できるが，配線部分の面積を縮小することが出来な い。そのため図 18 に示すフリップフロップのように全パ ターン面積のうちで配線部分の面積が多い回路において は，FinFET 導入によるパターン面積の縮小効果は限定 される。 最近の研究で FinFET では基板の面方位を選択するこ とにより電流駆動能力を増加できることが分かってき た31,32) 。FinFET の導入により従来の平面型と比較して ショートチャネル効果を抑制し，電流駆動能力を増加さ せると共に，パターン面積を大幅に縮小できることが分 かった。FinFET は現在の平面型の MOS トランジスタの 微細化の壁を越える候補として極めて有望である。 5．結 論 将来のシステム LSI の 3 つの壁のうち消費電力の壁と 微細化の壁を打破する新技術として並列処理方式，多電 源方式，3 次元型トランジスタ方式（特に FinFET 型） について検討した。並列処理方式の導入により，MOS ト ランジスタのサブスレッショルドリーク電流がある組込 み用プロセッサでは 23 並列の導入により，消費電力は 2050% に削減可能である。また多電源方式の典型例で ある 2 電源方式の導入により，MOS トランジスタのゲー トリーク電流がある組込み用プロセッサでは，消費電力 を約 3550% に低減可能である。一方典型的な 3 次元型 トランジスタである FinFET を用いたシステム LSI では トランジスタのショートチャネル効果の抑制や電流駆動 能力の増加を図りつつパターン面積を従来の約 3550% に縮小できる。これらの新技術は今後の消費電力の壁と 微細化の壁を打破する候補として極めて有望である。 将来のシステム LSI のもうひとつの壁である生産性の 壁に関しては，現在生産性を大幅に向上させる手段とし て，C 言語等の高級言語による設計の開発が進められて いる。 現在システム LSI の設計では VHDL 等の HDL 図 17 “平面型FinFET 型”設計法によるパター ン面積縮小効果 図 18 パターン面積の縮小効果（フリップフロッ プ回路）
（Hardware Description Language の略号）設計論理設計 （論理合成）回路設計パターン設計までが自動化され ており，VHDL より上流部分の設計は自動化されていな い。将来上流部分である C 言語による設計が自動化され れば，C 言語設計VHDL 等の HDL 設計＞論理設計（論 理合成）回路設計パターン設計というシステム LSI 設 計の全工程での自動設計が実現され，設計の生産性は大 幅に向上し，生産性の壁が打破できると期待する。 参 考 文 献 1) http://www.isuppli.co.jp/
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