ソフトウェア基礎技術研修

マルチサイクルを用いた実現方式

（教科書5.4節）

マルチサイクル方式（１）

2つのデータパス実現方式

z 単一クロックサイクル： 1命令を1クロックサイクルで処理

z マルチクロックサイクル： 1命令を複数クロックサイクルで処理

単一クロックサイクル方式は処理効率が悪い．

CLK

命令

命令

命令

命令

命令

処理時間

クロック・サイクル

時間は一定．

時間のかかる命令にクロック・

サイクル時間をあわさなければ

マルチサイクル方式（２）

マルチクロックサイクル方式

CLK

命令

命令

命令

命令

命令

処理時間

z 1命令の実行を（同程度の処理量の）複数小作業に分割する

z

各小作業を1クロックサイクルで処理する

z

1命令は複数クロックサイクルで実行される

z クロック・サイクル時間を短くする（動作周波数を高くする）

CLK

処理時間

マルチサイクル処理例（１）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

マルチサイクル処理例（２）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

LW命令実行の場合

マルチサイクル処理例（３）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

マルチサイクル処理例（４）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

LW命令実行の場合

マルチサイクル処理例（５）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

マルチサイクル処理例（６）

データメモリ 符号拡張

+

4 MemRead MemWrite adrs レジスタ ファイル RegWrite rreg1 rreg2 wreg wd rd1 rd2 ALUctrl 命令メモリ 25-21 20-16 inst a 15-0 b adrs wd rd y Ｐ Ｃ Ａ Ｌ Ｕ 32 16

1クロック・サイクルより長い時間

値を保持しなければならない信

号線には，レジスタを挿入する．

異なるクロック・サイ

クルで動作するので，

共通化可能！

マルチサイクル・データパス（１）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 Ｐ Ｃ 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource 制御部 ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 31-26 2bit 左シフト 2bit 左シフト

マルチサイクル・データパス（２）

信号の意味

入出力

信号名

ビット幅

次のクロック・サイクルで更新するPCの

値

入力

32

記憶してる値（現在のPCの値）

出力

32

更新要求（1で要求）

入力

1

プログラムカウンタ（PC）

信号の意味

入出力

信号名

ビット幅

次のクロック・サイクルで記憶する命令

入力

32

記憶している命令（現在のIRの値）

出力

32

書き込み要求（1のとき要求）

入力

IRWrite

1

命令レジスタ（IR）： メモリから読み出した命令を記憶する．

マルチサイクル・データパス（３）

信号の意味

入出力

信号名

ビット幅

次のクロック・サイクルで記憶するデータ

入力

32

現在記憶しているデータ

出力

32

MDR（メモリデータレジスタ），A，B，ALUOut： いずれも通常のレ

ジスタ（Dフリップフロップ）

R形式命令の実行（命令取得とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 Ｐ Ｃ 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 2bit 左シフト 2bit 左シフト

R形式命令の実行（命令解読とレジスタ読出し）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

R形式命令の実行（演算の実行）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

R形式命令の実行（演算結果の書込み）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

lw命令の実行（命令取得とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

lw命令の実行（

命令解読とレジスタ読出し

）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

lw命令の実行（アドレス計算）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

lw命令の実行（メモリへのアクセス）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

lw命令の実行（ロード結果の書込み）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

sw命令の実行（命令取得とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

sw命令の実行（

命令解読とレジスタ読出し

）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

sw命令の実行（アドレス計算）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

sw命令の実行（メモリへのアクセス）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

beq命令の実行（命令取得とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

beq命令の実行

（命令解読とレジスタ読出し，分岐先PCの計算）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 ALUSrcA PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

beq命令の実行（分岐条件判定とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

j命令の実行（命令取得とPC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

j命令の実行（命令の解読）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 ALUSrcA PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

j命令の実行（PC更新）

25-21 20-16 15-11 Ａ Ｌ Ｕ レジスタ ファイル 符号拡張 メモリ adrs 15-0 zero rreg1 rreg2 wreg wd rd1 rd2 16 Ａ Ｂ 4 Ａ Ｌ Ｕ Ｏ ｕ ｔ Ｉ Ｒ Ｍ Ｄ Ｒ 32 25-0 RegWrite 0 1 RegDst 1 0 MemToReg 00 01 10 11 0 1 00 01 10 PCSource ALU 制御部 ALUCtrl ALUSrcA ALUSrcB ALUOp IRWrite PCWrite 0 1 IorD wd rd MemWrite MemRead 5-0 PCWriteCond 31-28 制御部 31-26 Ｐ Ｃ 2bit 左シフト 2bit 左シフト

制御部の設計（１）

R形式

lw

sw

beq

j

第1サイクル

IorD=0; MemRead=1; IRWrite=1; ALUSrcA=0; ALUSrcB=01; ALUOp=00; PCSource=00; PCWrite=1

第2サイクル

ALUSrcA=0 ALUSrcB=11 ALUOp=00

第3サイクル

ALUSrcA=1 ALUSrcB=00 ALUOp=10 ALUSrcA=1 ALUSrcB=10 ALUOp=00 ALUSrcA=1 ALUSrcB=10 ALUOp=00 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCSource=01 PCWriteCond=1 PCSource=10 PCWrite=1

第4サイクル

RegDst=1 MemToReg=0 RegWrite=1 IorD=1 MemRead=1 IorD=1 MemWrite=1

第5サイクル

MemToReg=1 RegDst=0 RegWrite=1

制御部の設計（２）

R形式

lw

sw

beq

j

第1サイクル

IorD=0; MemRead=1; IRWrite=1; ALUSrcA=0; ALUSrcB=01; ALUOp=00; PCSource=00; PCWrite=1

第2サイクル

ALUSrcA=0 ALUSrcB=11 ALUOp=00 ALUSrcA=0 ALUSrcB=11 ALUOp=00 ALUSrcA=0 ALUSrcB=11 ALUOp=00 ALUSrcA=0 ALUSrcB=11 ALUOp=00 ALUSrcA=0 ALUSrcB=11 ALUOp=00

第3サイクル

ALUSrcA=1 ALUSrcB=00 ALUOp=10 ALUSrcA=1 ALUSrcB=10 ALUOp=00 ALUSrcA=1 ALUSrcB=10 ALUOp=00 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCSource=01 PCWriteCond=1 PCSource=10 PCWrite=1

第4サイクル

RegDst=1 MemToReg=0 RegWrite=1 IorD=1 MemRead=1 IorD=1 MemWrite=1

第5サイクル

MemToReg=1 RegDst=0 RegWrite=1

やる必要はないが，

やっても無害．やっ

たほうが制御部が

簡潔になる．

共通

制御部の設計（３）

R形式

lw

sw

beq

j

第1サイクル

IorD=0; MemRead=1; IRWrite=1; ALUSrcA=0; ALUSrcB=01; ALUOp=00; PCSource=00; PCWrite=1

第2サイクル

ALUSrcA=0; ALUSrcB=11; ALUOp=00

第3サイクル

ALUSrcA=1 ALUSrcB=00 ALUOp=10 ALUSrcA=1 ALUSrcB=10 ALUOp=00 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCSource=01 PCWriteCond=1 PCSource=10 PCWrite=1

第4サイクル

RegDst=1 MemToReg=0 RegWrite=1 IorD=1 MemRead=1 IorD=1 MemWrite=1

第5サイクル

MemToReg=1 RegDst=0 RegWrite=1

⓪

①

②

③

④

⑤

⑥

⑦

⑧

⑨

制御部の設計（４）

状態遷移図

0

1

2

3

4

5

7

6

8

9

lw/sw

sw

lw

R形式

beq

j

制御部の設計（５）

制御部

状態レ

ジ

ス

タ

組み合わせ

論理回路

Ｉ

Ｒ

次状態

31-26

各制御信号