PIDS 委員杉井寿博 ( リーター富士通 ) 井上靖朗 ( サフリーター三菱 ) 井田次郎 ( 幹事沖 ) 長島直樹 ( ソニー ) 只木芳隆 ( 日立 ) 麻殖生健二 ( 日立 ) 笠井直記 (Selete) 平本俊郎 ( 東京大学 ) 芝原健太郎 ( 広島大学 ) 澤田静雄 (

(1)

PIDS (Process Integration & Device Structures) WG

杉井 (富士通)、平本（東京大学）

1. ロードマップ関連の課題

2. 今後のスケーリングについての調査

3. 新探求デバイスについて

[内容]

ロードマップの課題と

今後のスケーリングについて

(2)

STRJ WS: March 4, 2003, WG6

杉井　寿博

_{(ﾘｰﾀﾞｰ、富士通}

ﾘｰﾀﾞｰ、富士通

ﾘｰﾀﾞｰ、富士通)

井上　靖朗

_{(ｻﾌﾞﾘｰﾀﾞｰ、三菱}

ｻﾌﾞﾘｰﾀﾞｰ、三菱

_{ｻﾌﾞﾘｰﾀﾞｰ、三菱)}

井田　次郎

_{(幹事、沖}

幹事、沖

_{幹事、沖)}

長島　直樹

_(ソニー

ソニー

_ソニー)

只木　芳隆

_(日立

日立

_日立)

麻殖生　健二

麻殖生　健二（日立）

（日立）

笠井　直記

_(Selete)

平本　俊郎

_{(東京大学}

東京大学

東京大学)

芝原　健太郎

芝原　健太郎 (広島大学

広島大学

_{広島大学)}

広島大学

澤田　静雄

_(東芝

東芝

_東芝)

堀内　忠彦

_(NEC)

堀

　

　敦　

　

敦　

_(松下

松下

_松下)

中村　孝

_(ローム

ローム

ローム)

ローム

安藤　弥

_(三洋

三洋

_三洋)

三洋

田中　研一

_{(シャープ}

シャープ

シャープ)

PIDS 委員

委員

(3)

・High Performance (HP)

・Low Operation Power (LOP) ・Low Standby Power (LSTP) 3種類のトランジスタのロードマップを作成

ロードマップ関連の課題（１）：

ロードマップ関連の課題（１）： LSTP-Tr

100 1000 10000 2001 2003 2005 2007 2009 2011 2013 2015 Year 1/ττττ (G Hz ) 1.E-06 1.E-05 1.E-04 1.E-03 1.E-02 1.E-01 1.E+00 1.E+01 I sd, leak (µ A/ µm ) 約3倍の違い I_sd (HP) I_sd (LSTP) 1/τ (HP) 1/τ (LSTP) 約5桁の違い消費電力動作周波数 Digital AV Mobile Phone Mobile computing

LSTP

-

Tr

.. High-performance Server Network

HP

--TrTr..

LOP

-

Tr

..

(4)

STRJ WS: March 4, 2003, WG6 37 45 53 65 75 90 100 Gate length (LSTP) (nm) 32 37 45 53 65 75 90 Gate length (LSTP) ( nm) 32 37 45 53 65 75 90 Gate length (LOP) (nm) 25 28 32 37 45 53 65 Gate length (HP) (nm) 65 70 80 90 100 115 130 DRAM ½ Pitch (nm) ‘07 ‘06 ‘05 ‘04 ‘03 ‘02 ‘01 Year of Production 130nmノードのゲート長調査

2002 Update版で

版で

版でLSTPのゲート長を変更

のゲート長を変更

LSTPのゲート長スケーリングを 2001 ITRSから1年後退 2002 Update版 70 80 90 100 110 120 130 140 ゲート長　 (nm ) 大　←　オフ電流　→　小 HP LOP LSTP

(5)

オフ電流の低減には、１）しきい値を高く２）ゲート酸化膜厚を厚く３）ゲート長を長く、が基本

ハイ

ハイ-kゲート絶縁膜の導入時期を検討中

ゲート絶縁膜の導入時期を検討中

I_g I_sub GIDL

I_off = I_sub + I_g + GIDL

∝1/V_th ∝1/exp(Toxphys) ∝1/Lg

2003年版

年版

年版LSTP-Trに向けて

に向けて

10-6 10-4 10-2 1 102 ‘01 ‘03 ‘05 ‘07 ‘09 ‘11 ‘13 ‘15 ゲートリーク電流 (A/ c m 2 ) 0 0.5 1 1.5 2 2.5 3 酸化膜換算膜厚 (nm) 2002 Update版のリーク要求年リークの計算値この点以降で破綻 →2005年からハイk が必要

(6)

目的

大手DRAM生産会社の技術ロードマップとITRS

2002のロードマップとの差異の評価

送付先　

日、米、韓、欧の大手メーカー７社

DRAM技術ロードマップのアンケート調査と

2003年版への提案

ロードマップ関連の課題（２）：

ロードマップ関連の課題（２）： DRAM

(7)

1. DRAM half pitch (minimum feature size : F ) 2. Cell size : Acell

3. Cell area factor : a [ Acell = a F 2 ] 4. DRAM Product (bit) : b

5. Chip size : Achip

6. Area factor [ = Acell x b / Achip ] 7. Retention time

8. Storage Capacitance : Cs 9. Voltage of capacitor

10. Gate oxide thickness of cell transistor 11. Maximum word-line level

12. Effective electric field of gate insulator 13. Negative word-line use

14. Capacitor structure

15. Capacitor insulator material

16. Effective capacitor insulator thickness 17. Physical capacitor insulator thickness

Overall Table PIDS Table FEP Table

調査項目

(8)

(1)　DRAM half pitch

一社のみがITRS 2002より早い計画 2社目は、ほぼITRSと同じ提案　（二番手ルール） 2002-2007 　2002年版と同じ 2008- 　　　1年遅れ 10 100 1000 2000 2005 2010 2015 H al f Pi tch (n m) ITRS2002 A B C D E F G Proposal

(2)　Cell size

0.001 0.01 0.1 1 2000 2005 2010 2015 2020 Ce ll s ize ( u m ^ 2) ITRS2002 A B C D E F G Proposal 一社のみがITRS 2002より早い計画 2社目は、ほぼITRSと同じ提案 2002-2011 　　1年遅れ 2012- 　　　　2-3年遅れ

アンケート結果と提案

アンケート結果と提案（１）

（１）

100nm @2003 65nm @2007 0.1µµµµm2 @2003 0.06µµµµm2 @ITRS 乖離大乖離大乖離大乖離大

(9)

6F2の導入 ITRS2002 提案 2003年 2005年（2年遅れ） 4F2_の導入 ITRS2002 提案 2013年 2016年（3年遅れ）

（3）　Cell area factor

0 2 4 6 8 10 2000 2005 2010 2015 2020 C el l A rea F act o r : a ITRS2002 A B C D E F G Proposal

（4） Capacitor絶縁膜厚

Teff 1nm以下の絶縁膜の導入 ITRS2002 提案 2004年 2007年（3年遅れ） Teff 0.2nm以下の技術は不透明 0.01 0.1 1 10 2000 2005 2010 2015 2020 S T C DRAM s to ra g e ce ll d iel ec tr ic (n m ) ITRS2002 1 2 3 4 5 Proposal

アンケート結果と提案（２）

6F2_@ 2003 4F2_@ 2013 6F2_@ 2005 4F2_@ 2016 1nm@ 2004 1nm@ 2007 乖離大乖離大乖離大乖離大

(10)

PIDSからの

からの

からの2003年版

からの

年版

年版DRAM-RMへの提案

への提案

• DRAM ハーフピッチ

– 2008年までは、2002年版を踏襲 – 2010年以降は、1～2年遅延

• セルサイズ& セルエリアファクタ

– 6F2の登場は2年の遅れ ⇒セルサイズ大 ⇒チップサイズ大

• Capacitor絶縁膜厚

– 1nm以下の絶縁膜導入は2007年（3年遅れ） – 0.2nm以下絶縁膜導入は不透明 ⇒　セルサイズのシュリンクシナリオの遅れの要因　（Cs 25fF確保困難）

(11)

今後のスケーリングの課題について調査

・トランジスタ特性：

　

→　オン電流の低下

・混載SRAM：

　

→　しきい値バラツキの増大

・アナログ混載：

　

→　ノイズの増大

・ソフトエラー：

　

→　中性子Soft Error Rateの増大

(12)

今後は新材料

/

_構造

/

_{効果の導入へ}

［学会発表から抽出］［学会発表から抽出］［学会発表から抽出］［学会発表から抽出］

スケーリングの課題：オン電流が減少

20 40 60 80 100 200 300 400 　　　テクノロジノード (nm) 400 500 600 700 800 900 1000 1100 0 2 4 6 8 10 12 14 オン電流 , I on ( µ A/ µ m) ゲート酸化膜厚 , T ox (n m) 電源電圧 , V dd (V) V_dd T_ox I_on(学会学会学会学会) L_g:70-100nm 40-50 nm 30-35 nm I_on (2002 ITRS) 15-20 nm

(13)

Multi gate oxide 　 1.0nm(UHS) 　 1.8nm　(LSTP) 　 3nm　(I/O) Multi Vth 0.1V　(UHS） 0.3V　(STD) High-k Gate oxide

オン電流

∝ （Vs） x （1/Tox） x （Vdd - Vth - ΔV） Substrate Strain control Multi-Tox High-k Metal gate Multi-Vth Strain control

スケーリング以外の新規テクノロジで

オン電流増大を図る試みが重要

Metal gate Substrare

(14)

STRJ WS: March 4, 2003, WG6 ●電流の流れる結晶方位によるキャリア速度の改善 ●電流の流れる結晶方位によるキャリア速度の改善 ●電流の流れる結晶方位によるキャリア速度の改善 ●電流の流れる結晶方位によるキャリア速度の改善　　　　◎◎◎◎目的目的目的目的　　・結晶内のキャリア流れる方位による速度向上の活用を図る　　・結晶内のキャリア流れる方位による速度向上の活用を図る　　・結晶内のキャリア流れる方位による速度向上の活用を図る　　・結晶内のキャリア流れる方位による速度向上の活用を図る　　　　◎◎◎◎結晶方位の使い方の分類結晶方位の使い方の分類結晶方位の使い方の分類結晶方位の使い方の分類　　・主面の面方位　：　（１００）、　（１１０）、　（１１１）　　　・主面の面方位　：　（１００）、　（１１０）、　（１１１）　　　・主面の面方位　：　（１００）、　（１１０）、　（１１１）　　　・主面の面方位　：　（１００）、　（１１０）、　（１１１）　　　・オリフラの方位（ウエハ面内での回転）　：　＜１１０＞、　＜１００＞　　・オリフラの方位（ウエハ面内での回転）　：　＜１１０＞、　＜１００＞　　・オリフラの方位（ウエハ面内での回転）　：　＜１１０＞、　＜１００＞　　・オリフラの方位（ウエハ面内での回転）　：　＜１１０＞、　＜１００＞ ●1999年、三菱よりオリフラの回転の結果を報告 ●2001年、東北大学大見研より（１１０）面ウエハの活用を報告 ●2002年、東芝より（１１０）面ウエハでGmの向上を報告 ●2002年、富士通より＜１００＞オリフラStrained SiGeの報告

例１）　基板面方位によるオン電流増大

(15)

　　　　◎◎◎◎目的目的目的目的　　・薄膜化によるゲートリークを抑えながらゲート容量の増大を図る　　・薄膜化によるゲートリークを抑えながらゲート容量の増大を図る　　・薄膜化によるゲートリークを抑えながらゲート容量の増大を図る　　・薄膜化によるゲートリークを抑えながらゲート容量の増大を図る　　　　　　　　◎◎◎◎比誘電率の大きい材料の導入比誘電率の大きい材料の導入比誘電率の大きい材料の導入比誘電率の大きい材料の導入　　・酸化膜から窒化酸化膜へ　　・酸化膜から窒化酸化膜へ　　・酸化膜から窒化酸化膜へ　　・酸化膜から窒化酸化膜へ　　・さらに　　・さらに　　・さらに　　・さらにhigh-k材料の導入へ材料の導入へ材料の導入へ材料の導入へ　　　　　　　　◎◎◎◎課題課題課題課題　　・窒化による　　・窒化による　　・窒化による　　・窒化によるNBTI信頼性の低下信頼性の低下信頼性の低下信頼性の低下　　・　　・　　・　　・high-k材料導入による移動度の低下材料導入による移動度の低下材料導入による移動度の低下材料導入による移動度の低下　　・　　・　　・　　・high-k材料と材料と材料とSiとの反応を抑える材料ととの反応を抑えるとの反応を抑えるとの反応を抑える　　　界面層の制御　　　界面層の制御　　　界面層の制御　　　界面層の制御　　・　　・　　・　　・high-k材料の耐熱性材料の耐熱性材料の耐熱性材料の耐熱性

例２）　

例２）　Tox薄膜化によるオン電流増大

薄膜化によるオン電流増大

Niwa-san @ Matsusita

(16)

断面

断面TEM像

像

(Poly-Si/HfO2/Si-sub.)

10-6 10-4 10-2 100 102 104 -3 -2 -1 0 1 2 3 ゲートリーク電流　ゲートリーク電流　ゲートリーク電流　ゲートリーク電流　 (A/cm 2 ) ゲート電圧　ゲート電圧　ゲート電圧　 ゲート電圧　(V) HfO₂ pMOS nMOS SiO₂ 2.5 nm 2.3nm 2.7nm 2.7 nm

ゲートリーク特性

ハイ

ハイkによるゲート絶縁膜の薄膜化

によるゲート絶縁膜の薄膜化

(17)

混載

混載SRAM

SRAM

SRAMセルサイズのトレンド

セルサイズのトレンド

0.01 0.10 1.00 10.00 100.00 10 100 1000 Technology Node (nm) SRAM Cell Size ( µµµµ m 2 ) LOP LSTP 0.90 µm 1.11 µ m

Sub-1µm2 _{SRAM Cell}

(18)

STRJ WS: March 4, 2003, WG6 近接トランジスタ（Tox・L・Wが同一と仮定）においてもチャネル不純物分布のゆらぎによってVth差が生じる[1]

σ

（Vth）

＝

q

0.75

・

ε

Si0.25

・

ε

ox-1

・

φ

B0.25

・T

ox

・N

0.25

・(L

eff

・W

eff

)

-0.5 Vth Gaussian

σ

(Vth ) Tox Log

σ

(Vth)

σ

(Vth ) 1 / L・W Log N 1 2 （電界一定スケーリングファクタ：

_k

-1

・k

0.25

・ k

1

＝ k

0.25

）

[1]T.Mizuno, et al, IEEE T-ED vol.41, p.2216, 1994.

スケーリングの課題：

スケーリングの課題：V

_th

バラツキの増大

(19)

σ

_exp. (Vth)

＝ A・ (L・W)

-0.5

SRAM セル

セル

セルTrの

の

のV

_th

バラツキの予測

Node NodeNode Node nmnmnmnm 130130130130 90909090 65656565 45454545 32323232 22222222 V VV V_dd_dd_dd_dd VVVV 1.21.21.21.2 1111 0.90.90.90.9 0.80.80.80.8 0.70.70.70.7 0.60.60.60.6 (L･W) (L･W)(L･W) (L･W)-0.5-0.5-0.5-0.5 µµµµmmmm-1-1-1-1 7777 10101010 14141414 20202020 28282828 40404040 A AA A mV･mV･mV･mV･µµµµmmmm 4.64.64.64.6 4.34.34.34.3 4.14.14.14.1 4444 4444 3.93.93.93.9 4 44

(20)

~

_~

98年 93 90 85 80 100 1k 10k 100k 1M 10M ゲート数／チップ 100 1k 10k 100k アナログ素子数／チップ大規模化アナログ混載SoCの規模推移アナログ混載SoCのスケーリングの問題点 ■　アナログ回路に影響する主要ノイズ　-　フリッカノイズ（1/f ノイズ）　-　熱雑音　-　基板ノイズ SN劣化

スケーリングの課題：ノイズの増大

0 50 100 150 200 Lg(nm) generation 70 80 90 100 SN (dB) ｵｰﾃﾞｨｵ機器の要求 Scalingした場合 Scalingしない場合

(21)

スケーリングの課題：

中性子ＳＥＲの増大

伊部　他：　応用物理　第７０巻１１号　ｐ．１３０８－１３１２ソフトエラーを引き起こす放射線：　　　　　１）α線　　　　　２）熱中性子（Ｂ１０_{の捕獲反応）} 　　　　　３）高エネルギー中性子プロセスでの改善可能？磁気大気との核反応対流圏北極成層圏電離層地球海面 20km 50km ～500km 大気シャワー LSI LSI LSI LSIｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰ磁気大気との核反応太陽磁場の磁力線銀河系中心からの超高エネルギー重イオン線対流圏地球磁場の磁力線北極成層圏電離層地球海面 20km 50km ～500km 大気シャワーｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰｿﾌﾄｴﾗｰ大気との核反応ストアノード空乏層ウェル層間絶縁膜 p p-Sub 核外への核子（p,n）放出～7fm Si原子核励起残留原子核残留核（Mg, Al, Na,...＞100 _核種) 蒸発軽イオン（D,T,α,..) 核破砕反応素子分離膜ゲート電極ストアノード空乏層 2次イオンウェル層間絶縁膜メタル配線 p p-Sub 核外への核子（p,n）放出～7fm Si原子核励起残留原子核残留核（Mg, Al, Na,...＞100 _核種) 蒸発軽イオン（D,T,α,..) 核破砕反応素子分離膜ゲート電極宇宙線中性子

(22)

ＳＥＲに対するスケーリングインパクト

スケーリング：　　微細化、低電圧化＋要因－要因臨界電荷量減少２次イオンによるマルチビット不良メモリ集積度増大オンチップメモリの使用比率増大メモリサイズ縮小による実効断面積減少中性子ＳＥＲに関する定量データ不足高精度高能率な試験方法標準化必要スケーリングに関わる精査必要

(23)

まとめ：　

まとめ：　PIDSの展望

の展望

スケーリング/新材料/新構造フェーズ混載フェーズ Logic DRAM FLASH

SoC

Fujitsu is NO 1 FR20 Analog SRAM CMOSベースのデバイス新探求デバイス個々のデバイスの高性能化でシステムを高性能化高機能化でシステムを高性能化新概念で高機能化

(24)

Emerging Research Devices (ERD)

---平本俊郎平本俊郎平本俊郎平本俊郎東京大学生産技術研究所東京大学生産技術研究所東京大学生産技術研究所東京大学生産技術研究所・・・・目的：目的：目的：目的：ロードマップの延長上あるいはロードマップを越えるロードマップの延長上あるいはロードマップを越えるロードマップの延長上あるいはロードマップを越えるロードマップの延長上あるいはロードマップを越える新概念の研究・発明を加速新概念の研究・発明を加速新概念の研究・発明を加速新概念の研究・発明を加速・・・・状況：状況：状況：状況：2002年年年Updateでは変更なし．年では変更なし．では変更なし．では変更なし．現在現在現在 現在2003年版に向けて活動中年版に向けて活動中年版に向けて活動中年版に向けて活動中・・・・分類分類分類分類：ノンクラシカル：ノンクラシカルCMOS：ノンクラシカル：ノンクラシカルメモリメモリメモリ メモリ/ストレージストレージストレージストレージ新ロジックデバイス新ロジックデバイス新ロジックデバイス新ロジックデバイス新アーキテクチャ新アーキテクチャ新アーキテクチャ新アーキテクチャ

新探究デバイス

(25)

ERDの検討状況

の検討状況

　　１．　　１．　　１．　　１．Short Term (2011 – 2016) 　　　　　　　　　　　　　　　　・・・・ノンクラシカルノンクラシカルノンクラシカルCMOSノンクラシカル　　　　　・　　　　　・　　　　　・　　　　　・メモリメモリメモリメモリ&ストレージストレージストレージストレージ　　　　　　　　　　　　　　　　　　_{Æ S値，移動度，}値，移動度，値，移動度，値，移動度，IonなどのなどのなどのTr.の特性改善などのの特性改善の特性改善の特性改善　　　　　　　　　　　　　　　　　　Æそれぞれに技術の性能を数字で表す．それぞれに技術の性能を数字で表す．それぞれに技術の性能を数字で表す．それぞれに技術の性能を数字で表す．　　２．　　２．　　２．　　２．Long Term (2016 – 2050) 　　　　　　　　　　　

　　　　　・・・・ Logic and Architecture (Non-CMOS) 　　　　　　　　　　　　　　　　　　_{Æポテンシャルを考慮．課題と弱点を明記}ポテンシャルを考慮．課題と弱点を明記ポテンシャルを考慮．課題と弱点を明記ポテンシャルを考慮．課題と弱点を明記　　３．　　３．　　３．　　３．ワイヤレス技術（ワイヤレス技術（ワイヤレス技術（ワイヤレス技術（RF/アナログ，化合物半導体を含む）アナログ，化合物半導体を含む）アナログ，化合物半導体を含む）アナログ，化合物半導体を含む）　　　　　・ロジック，メモリに次ぐテクノロジードライバー　　　　　・ロジック，メモリに次ぐテクノロジードライバー　　　　　・ロジック，メモリに次ぐテクノロジードライバー　　　　　・ロジック，メモリに次ぐテクノロジードライバー

(26)

r

DEVICE ULTRA-THIN BODY SOI BAND-ENGINEERED

TRANSISTOR VERTICAL TRANSISTOR FINFET

DOUBLE-GATE

TRANSISTO

CONCEPT Fully depleted SOI

SiGe or Strained Si channel; bulk Si or SOI

Double-gate or surround-gate structure

(No specific temporal sequence for these three structures is intended)

APPLICATION/DRIVER Higher performance, Higher transistor density, Lower power dissipation

ADVANTAGES

-Improved

subthreshold slope

–Vt controllability

-Higher drive current -Compatible with bulk and SOI CMOS

-Higher drive current Lithography independent L_g -Higher drive current -Improved subthreshold slope -Improved short channel effect -Stacked NAND -Higher drive current -Improved subthreshold slope -Improved short channel effect -Stacked NAND SCALING ISSUES

-Si film thickness -Gate stack

-Worse short channel effect than bulk CMOS

-High mobility film thickness, in case of SOI

-Gate stack -Integration

-Si film thickness -Gate stack -Integrability -Process complexity -Accurate TCAD including QM

-Si film thickness -Gate stack -Process complexity -Accurate TCAD including QM effect -Gate alignment -Si film thickness -Gate stack -Integrability -Process complexity -Accurate TCAD including QM effect DESIGN CHALLENGES -Device characterization -Compact model and parameter extraction

-Device

characterization

-Device characterization -PD versus FD

-Compact model and parameter extraction -Applicability to mixed signal applications

MATURITY Development

TIMING Near Future

ノンクラシカル

(27)

ノンクラシカルCMOS（（（（2001年版）

年版）

ゲートゲートゲートゲート Si ゲートゲートゲートゲート n n Si Si n n ゲートゲートゲートゲート Si n n ゲートゲートゲートゲート SiO₂ Si n n ゲートゲートゲートゲート極薄膜極薄膜極薄膜 極薄膜SOI バンドエンジバンドエンジバンドエンジバンドエンジニアリングニアリングニアリングニアリング縦型縦型縦型縦型 FinFET ダブルゲートダブルゲートダブルゲートダブルゲート電子の流れ電子の流れ電子の流れ電子の流れ完全空乏型完全空乏型完全空乏型完全空乏型 SOI SiGe, ひずみひずみひずみひずみSi (バルク，バルク，バルク，SOI））））バルク，ダブルゲートまたはサラウンドゲートダブルゲートまたはサラウンドゲートダブルゲートまたはサラウンドゲートダブルゲートまたはサラウンドゲートデバイスデバイスデバイスデバイスコンセプトコンセプトコンセプトコンセプト利点利点利点利点 _S値_値_値値電流駆動力電流駆動力電流駆動力電流駆動力 CMOS互換プロセス互換プロセス互換プロセス互換プロセス電流駆動力電流駆動力電流駆動力電流駆動力リソに依存しリソに依存しリソに依存しリソに依存しないないない ないLg 電流駆動力電流駆動力電流駆動力電流駆動力 S値値値値短チャネル効果短チャネル効果短チャネル効果短チャネル効果電流駆動力電流駆動力電流駆動力電流駆動力 S値値値値短チャネル効果短チャネル効果短チャネル効果短チャネル効果課題課題課題課題 _SOI膜厚_膜厚_膜厚_膜厚ゲート電極ゲート電極ゲート電極ゲート電極薄膜の膜厚薄膜の膜厚薄膜の膜厚薄膜の膜厚ゲート電極ゲート電極ゲート電極ゲート電極ゲート電極ゲート電極ゲート電極ゲート電極複雑なプロセス複雑なプロセス複雑なプロセス複雑なプロセス上下ゲート整合上下ゲート整合上下ゲート整合上下ゲート整合 SOI膜厚など膜厚など膜厚など膜厚などゲート電極ゲート電極ゲート電極ゲート電極複雑なプロセス複雑なプロセス複雑なプロセス複雑なプロセス

(28)

新メモリデバイス（

（（

_{（2001年版）}

年版）

MRAM 相変化メモリ相変化メモリ相変化メモリ相変化メモリナノ浮遊ナノ浮遊ナノ浮遊ナノ浮遊ゲートメモリゲートメモリゲートメモリゲートメモリ単電子・少数単電子・少数単電子・少数単電子・少数電子メモリ電子メモリ電子メモリ電子メモリ分子メモリ分子メモリ分子メモリ分子メモリ WORD BIT W R n+ n+ mem or y nod e Engineered barrier Si Gate 巨大磁巨大磁巨大磁巨大磁気抵抗気抵抗気抵抗気抵抗磁気トンネ磁気トンネ磁気トンネ磁気トンネル接合ル接合ル接合ル接合 OUM トンネルバリアトンネルバリアトンネルバリアトンネルバリアナノクリスタルナノクリスタルナノクリスタルナノクリスタル SET 分子分子分子分子MEMS 双安定スイッチ双安定スイッチ双安定スイッチ双安定スイッチ - 2004 - 2004 > 2005 > 2007 > 2010 記憶メカニズ記憶メカニズ記憶メカニズ記憶メカニズムムムムデバイスタイプデバイスタイプデバイスタイプデバイスタイプ導入時期導入時期導入時期導入時期導入時期導入時期導入時期導入時期 _不揮発性_不揮発性_不揮発性_不揮発性高速高速高速高速 Endurance 非破壊読出し非破壊読出し非破壊読出し非破壊読出し不揮発性不揮発性不揮発性不揮発性低消費電力低消費電力低消費電力低消費電力非破壊読出し非破壊読出し非破壊読出し非破壊読出し不揮発性不揮発性不揮発性不揮発性高速高速高速高速高集積高集積高集積高集積消費電力消費電力消費電力消費電力高集積，電力高集積，電力高集積，電力高集積，電力 3D集積集積集積集積, Defect Tolerannt

(29)

新ロジックとアーキテクチャ（

（（

_{（2001年版）}

年版）

新ロジックデバイス新ロジックデバイス新ロジックデバイス新ロジックデバイス　共鳴トンネル　共鳴トンネル　共鳴トンネル　共鳴トンネルFET，，，単電子トランジスタ，単一量子磁束，，単電子トランジスタ，単一量子磁束，単電子トランジスタ，単一量子磁束，単電子トランジスタ，単一量子磁束，　量子セルオートマトン，分子デバイス　量子セルオートマトン，分子デバイス　量子セルオートマトン，分子デバイス　量子セルオートマトン，分子デバイス新アーキテクチャ新アーキテクチャ新アーキテクチャ新アーキテクチャ　三次元集積，量子セルラオートマタ，　三次元集積，量子セルラオートマタ，　三次元集積，量子セルラオートマタ，　三次元集積，量子セルラオートマタ，Defect Tolerant，，，，　　　　分子アーキテクチャ，非線形セルラネットワーク，量子計算分子アーキテクチャ，非線形セルラネットワーク，量子計算分子アーキテクチャ，非線形セルラネットワーク，量子計算分子アーキテクチャ，非線形セルラネットワーク，量子計算

(30)

2003年版

年版

年版ERDデバイスのエントリー

デバイスのエントリー

エントリーの変更エントリーの変更エントリーの変更エントリーの変更・ノンクラシカル・ノンクラシカル・ノンクラシカル ・ノンクラシカルCMOS 　　　

　- 別章へ：別章へ：別章へ：別章へ：FDSOIとひずみとひずみとひずみとひずみSi (Ultra-Thin Body SOIは残すは残すは残すは残す)

・メモリ・メモリ・メモリ

・メモリ(PIDS and FEP) 　

　- 別章へ：別章へ：別章へ：別章へ： MRAMととととPhase Change Memory

　　　　- 新規：新規：新規：新規：キャパシタレスキャパシタレスキャパシタレスキャパシタレス1T DRAMと量子メモリと量子メモリと量子メモリと量子メモリ・ロジック・ロジック・ロジック・ロジック　　　　- 新名称：新名称：新名称：新名称：1-Dimensional Structure? (CNTなどを含む）などを含む）などを含む）などを含む）・アーキテクチャ・アーキテクチャ・アーキテクチャ・アーキテクチャ　　　　- 新名称：新名称：新名称：新名称：スピントロニクス（スピントロニクス（スピントロニクス（スピントロニクス（RSFQを含む）を含む）を含む）を含む）　　　　- 別章へ：別章へ：別章へ：別章へ：ウェハボンディングによるウェハボンディングによるウェハボンディングによるウェハボンディングによる3D集積化集積化集積化集積化

(31)

Device Perform-ance System concept Thermo stability CMOS compat-ability Operating Temp Gain Statistical Variation Scalability Risk Spin 1D-channel SET QCA Molecular Optical

PIDS (Process Integration & Device Structures) WG

杉井 (富士通)、平本（東京大学）

1. ロードマップ関連の課題

2. 今後のスケーリングについての調査

3. 新探求デバイスについて

[内容]

ロードマップの課題と

ロードマップの課題と

ロードマップの課題と

ロードマップの課題と

今後のスケーリングについて

今後のスケーリングについて

今後のスケーリングについて

今後のスケーリングについて

杉井 寿博

杉井 寿博

杉井 寿博

杉井 寿博

(ﾘｰﾀﾞｰ、富士通

ﾘｰﾀﾞｰ、富士通

ﾘｰﾀﾞｰ、富士通

ﾘｰﾀﾞｰ、富士通)

井上 靖朗

井上 靖朗

井上 靖朗

井上 靖朗

(ｻﾌﾞﾘｰﾀﾞｰ、三菱

ｻﾌﾞﾘｰﾀﾞｰ、三菱

ｻﾌﾞﾘｰﾀﾞｰ、三菱

ｻﾌﾞﾘｰﾀﾞｰ、三菱)

井田 次郎

井田 次郎

井田 次郎

井田 次郎

(幹事、沖

幹事、沖

幹事、沖

幹事、沖)

長島 直樹

長島 直樹

長島 直樹

長島 直樹

(ソニー

ソニー

ソニー

ソニー)

只木 芳隆

只木 芳隆

只木 芳隆

只木 芳隆

(日立

日立

日立

日立)

麻殖生 健二

麻殖生 健二

麻殖生 健二

麻殖生 健二 （日立）

（日立）

（日立）

（日立）

笠井 直記

笠井 直記

笠井 直記

笠井 直記

(Selete)

平本 俊郎

平本 俊郎

平本 俊郎

平本 俊郎

(東京大学

東京大学

東京大学

東京大学)

芝原 健太郎

芝原 健太郎

芝原 健太郎

芝原 健太郎 (広島大学

広島大学

広島大学)

杉井　寿博

杉井　寿博

杉井　寿博

杉井　寿博

_{(ﾘｰﾀﾞｰ、富士通}

井上　靖朗

井上　靖朗

井上　靖朗

井上　靖朗

_{(ｻﾌﾞﾘｰﾀﾞｰ、三菱}

_{ｻﾌﾞﾘｰﾀﾞｰ、三菱)}

井田　次郎

井田　次郎

井田　次郎

井田　次郎

_{(幹事、沖}

_{幹事、沖)}

長島　直樹

長島　直樹

長島　直樹

長島　直樹

_(ソニー

_ソニー)

只木　芳隆

只木　芳隆

只木　芳隆

只木　芳隆

_(日立

_日立)

麻殖生　健二

麻殖生　健二

麻殖生　健二

麻殖生　健二（日立）

笠井　直記

笠井　直記

笠井　直記

笠井　直記

_(Selete)

平本　俊郎

平本　俊郎

平本　俊郎

平本　俊郎

_{(東京大学}

芝原　健太郎

芝原　健太郎

芝原　健太郎

芝原　健太郎 (広島大学

_{広島大学)}

澤田　静雄

澤田　静雄

澤田　静雄

澤田　静雄

_(東芝

_東芝)

堀内　忠彦

堀内　忠彦

堀内　忠彦

堀内　忠彦

_(NEC)

堀　

　敦　

敦　

敦　

敦　

_(松下

_松下)

中村　孝

中村　孝

中村　孝

中村　孝

_(ローム

安藤　弥

安藤　弥

安藤　弥

安藤　弥

_(三洋

_三洋)

田中　研一

田中　研一

田中　研一