高電ユニバーサル・オフライン 電用電モード・

NCP1380

高電ユニバーサル・オフライン 電用電モード・

コントローラ

NCP1380

はコンバータをするための

をしています。このコントローラはのバレーロッ

クアウト・システムをして、 がくなるとスイ ッチング!"#が$%するようギアをシフトします。これに より、ドレイン・ソース・バレーでスイッチング・イベント が+,-.していても、/0した1が2です。このシス テムは3

4

バレーまで1し、その4は25!"#モードに7 り8わって、9れたスタンバイ:を-;します。

<=での/>をめるために、コントローラは?

@される:をハイラインにクランプする:C

(OPP) をしています。/>をDし、E0タイマは、

フィードバックGによるフォールトJKをいます。タイ マがLMすると、コントローラはNOし、オプション

A

および

C

ではラッチ<=をRし、オプション

B

および

D

ではリ カバリ・モードにUります。

このコントローラは、Vにアダプタ・アプリケーショ ンにしており、GC

/ YCのZみ[わせ (

バージョ ン

A

および

B)

、またはブラウンアウトC

/ GCのZみ

[わせ

(

バージョン

C

および

D)

のいずれかを^Uするためのピ ンを`えています。

特長

•

ピークaモード・コントローラ1

• ノイズ1をdeするバレーロックアウトによるバレー・

スイッチング1

• ,fgをhiするための ,!"#フォルドバッ

•

ク

j2な:C

• リカバリまたはラッチkきK:lmC

•

lmCのための

80 ms

E0タイマ

• GCとYCのZみ[わせ (A

および

B

バージョン

)

• GCとブラウンアウトCのZみ[わせ (C

および

D

バー ジョン

)

• +500 mA/−800 mA

のピークaソース

/

シンク:

•

noシャットダウン

•

オプトカプラqrr

•

st

28 V

のuv

V

_CC1wx

• +に$いy ,スタンバイ:

• ^SO−8

パッケージ

•

これらのデバイスはフリーで、

RoHS |に[しています

。

表的アプリケーション

www.onsemi.com

See detailed ordering and shipping information in the package dimensions section on page 25 of this data sheet.

ORDERING INFORMATION 1

8

1380x ALYW

G 1 8

1380x = Specific Device Code x = Device Option (A, B, C, or D) A = Assembly Location

L = Wafer Lot

Y = Year

W = Work Week G = Pb−Free Package

MARKING DIAGRAMS SOIC−8 D SUFFIX CASE 751

1 2 3 4

8 7 6 5 PIN CONNECTIONS

ZCD FB CS GND

CT FAULT VCC DRV

QUASI−RESONANT PWM CONTROLLER FOR HIGH POW-

ER AC−DC WALL

ADAPTERS

TYPICAL APPLICATION EXAMPLE

Figure 1. Typical Application Schematic for A and B Versions

Vout HV−Bulk

GND

GND NCP1380 A/B

OVP / OTP ZCD / OPP 1

2 3

4 5

8

6 7

Figure 2. Typical Application Schematic for C and D Versions

Vout HV−Bulk

GND

GND NCP1380 C/D

BO / OVP ZCD / OPP1

2 3

4 5

8 6 7

PIN FUNCTION DESCRIPTION

Pin N5 Pin Name Function Pin Description

1 ZCD Zero Crossing Detection

Adjust the over power protection

Connected to the auxiliary winding, this pin detects the core reset event.

Also, injecting a negative voltage smaller than 0.3 V on this pin will perform over power protection.

2 FB Feedback pin Hooking an optocoupler collector to this pin will allow

regulation.

3 CS Current sense This pin monitors the primary peak.

4 GND − The controller ground

5 DRV Driver output The driver’s output to an external MOSFET

6 V_CC Supplies the controller This pin is connected to an external auxiliary voltage.

7 Fault Over voltage and Over temperature protection (A and B versions) Over−voltage and Brown−out protection (C and D versions)

Pulling this pin down with an NTC or up with a zener diode allows to latch the controller.

This pin observes the HV rail and protects the circuit in case of low main conditions. It also offers a way to latch the circuit in case of over voltage event.

8 C_T Timing capacitor A capacitor connected to this pin acts as the timing capacitor in foldback mode.

NCP1380 OPTIONS

OTP OVP Brown−Out

Auto−Recovery Overcurrent

Protection

Latched Overcurrent

Protection

NCP1380 / A Yes Yes Yes

NCP1380 / B Yes Yes Yes

NCP1380 / C Yes Yes Yes

NCP1380 / D Yes Yes Yes

INTERNAL CIRCUIT ARCHITECTURE

FB

Ct ICt

+

− +

−

ZCD

La ux

10 V

ESD Vth

DRV

de ma g

S

R Q

CS

Rsense

LEB 1 +

− / 4

VDD VDD

Soft-start

VCC aux

V_CC management latch

VDD

Rpullup

fa ul t

DRV ga te gr a nd

reset

gr a nd reset

gr a nd reset DRV

clamp

Soft−s ta rt e nd ? the n 1 else 0

A:

l a tc he d

IpFlag

+

−

SS end

IpFlag

PWMreset

P W Mr eset

GN D

Up Down

TIM ER Reset VCCstop BO r eset

L OGI C BL OCK VDD

Fa ul t VOVP VCC

IOTP(REF)

OPP

VILIMIT

+

− VDD

+

−

VOTP SS end

noi s e de l a y noi s e de l a y 5 ms

Ti me Out

LEB 2 +

− VC S(stop)

CsS top

Cs S top

LEB 2 is shorter than LEB 1

40 ms Ti me Out SS end

The 40 ms Time Out is active only during s oft−s ta r t

SS end

Figure 3. Internal Circuit Architecture for Versions A and B

S R

Q

Q

Q

I_peak(VCO) = 17.5% V_ILIMIT Ct s e tpoi nt

Ct Discharge

3 ms blanking

FB

Ct ICt

+

− +

−

ZCD

La ux

10 VESD Vth

DRV

de ma g

S

R Q

/ 4

VCC VDD

VDD

VCC aux

V_CC management latch

VDD

R pul l up

fa ul t

DRV ga te gr a nd

reset

gr a nd reset

gr a nd reset DRV

clamp

I pFl a g

P W Mreset

OVP/BO GN D

Up Down TIMER Res et

VCCstop

HV

+

−

IBO noi s e de l a y VBO

BO r es et

+

−

Vclamp VOVP nois e de la y

BO reset

LOGIC BLOCK VDD

Rclamp VDD C :

l a tc he d

CS

Rsense

LEB 1 +

−

Soft-start

Soft−s ta r t e nd ? the n 1 else 0

IpFlag

+

−

SS end

P W Mreset

OPP

VILIMIT

LEB 2 +

− VCS ( st op)

CsS top

LEB 2 is shorter than LEB 1

CsS top

5 ms Time Out

40 ms Time Out SS end

The 40 ms Time Out is active only during s oft−s ta r t SS end

Figure 4. Internal Circuit Architecture for Versions C and D

S R

Q

Q

Q

I_peak(VCO) = 17.5% V_ILIMIT Ct se tpoint

3 ms blanking Ct

discharge

MAXIMUM RATINGS

Symbol Rating Value Unit

V_CC(MAX) I_CC(MAX)

Maximum Power Supply voltage, V_CC pin, continuous voltage Maximum current for V_CC pin

−0.3 to 28

±30

V mA V_DRV(MAX)

I_DRV(MAX)

Maximum driver pin voltage, DRV pin, continuous voltage Maximum current for DRV pin

−0.3 to 20

±1000

V mA V_MAX

I_MAX

Maximum voltage on low power pins (except pins DRV and V_CC) Current range for low power pins (except pins ZCD, DRV and V_CC)

−0.3 to 10

±10

V mA

I_ZCD(MAX) Maximum current for ZCD pin +3 / −2 mA

R_qJA Thermal Resistance Junction−to−Air 120 °C/W

T_J(MAX) Maximum Junction Temperature 150 °C

Operating Temperature Range −40 to +125 °C

Storage Temperature Range −60 to +150 °C

ESD Capability, HBM Model (Note 1) 4 kV

ESD Capability, MM Model (Note 1) 200 V

ESD Capability, CDM Model (Note 1) 2 kV

Stresses exceeding those listed in the Maximum Ratings table may damage the device. If any of these limits are exceeded, device functionality should not be assumed, damage may occur and reliability may be affected.

1. This device series contains ESD protection and exceeds the following tests:

Human Body Model 4000 V per JEDEC Standard JESD22, Method A114E Machine Model 200 V per JEDEC Standard JESD22, Method A115A Charged Device Model 2000 V per JEDEC Standard JESD22−C101D.

2. This device contains latchup protection and exceeds 100 mA per JEDEC Standard JESD78.

ELECTRICAL CHARACTERISTICS (Unless otherwise noted: For typical values T_J = 25°C, V_CC = 12 V, V_ZCD = 0 V, V_FB = 3 V, V_CS = 0 V, V_fault = 1.5 V, C_T = 680 pF) For min/max values T_J = −40°C to +125°C, Max T_J = 150°C, V_CC = 12 V)

Symbol Condition Min Typ Max Unit

SUPPLY SECTION − STARTUP AND SUPPLY CIRCUITS

V_CC(on) V_CC(off) V_CC(HYS) V_CC(latch) V_CC(reset)

Supply Voltage Startup Threshold

Minimum Operating Voltage Hysteresis V_CC(on) − V_CC(off) Clamped V_CC when latched−off Internal logic reset

V_CC increasing V_CC decreasing

V_CC decreasing, I_CC = 30 mA 16 8.3 7.2 6.2 6

17 9 8.0 7.2 7

18 9.4 9.2 8.2 8

V

t_VCC(off) t_VCC(reset)

V_CC(off) noise filter V_CC(reset) noise filter

−

− 5 20

−

− ms

I_CC(start) Startup current FB pin open

V_CC = V_CC(on) − 0.5 V

− 10 20 mA

I_CC(disch) Current that discharges V_CC when the controller gets latched

V_CC = 12 V 3.0 4.0 5.0 mA

I_CC(latch) Current into V_CC that keeps the controller latched (Note 3)

V_CC = V_CC(latch) 30 − − mA

I_CC1 I_CC2 I_CC3A I_CC3B

Supply Current

Device Disabled/Fault (Note 3) B, C, and D only Device Enabled/No output load on pin 5 Device Switching (F_SW = 65 kHz) Device Switching VCO mode

V_CC > V_CC(off) F_sw = 10 kHz

C_DRV = 1 nF, F_SW = 65 kHz C_DRV = 1 nF, V_FB = 1.25 V

−

−

−

−

1.7 1.7 2.65

2.0 2.0 2.0 3.0

−

mA

CURRENT COMPARATOR − CURRENT SENSE

V_ILIM Current Sense Voltage Threshold V_FB = 4 V, V_CS increasing 0.76 0.8 0.84 V t_LEB Leading Edge Blanking Duration for V_ILIM Minimum on time minus t_ILIM 210 275 330 ns

I_bias Input Bias Current (Note 3) DRV high −2 − 2 mA

ELECTRICAL CHARACTERISTICS (continued) (Unless otherwise noted: For typical values T_J = 25°C, V_CC = 12 V, V_ZCD = 0 V, V_FB = 3 V, V_CS = 0 V, V_fault = 1.5 V, C_T = 680 pF) For min/max values T_J = −40°C to +125°C, Max T_J = 150°C, V_CC = 12 V)

Symbol Condition Min Typ Max Unit

CURRENT COMPARATOR − CURRENT SENSE

V_OPP(MAX) Setpoint decrease for V_ZCD = −300 mV (Note 5) V_ZCD = −300 mV, V_FB = 4 V, V_CS increasing

35 37.5 40 %

V_CS(stop) Threshold for immediate fault protection activation 1.125 1.200 1.275 V

t_BCS Leading Edge Blanking Duration for V_CS(stop) − 120 − ns

DRIVE OUTPUT − GATE DRIVE

R_SNK R_SRC

Drive Resistance DRV Sink DRV Source

V_DRV = 10 V V_DRV = 2 V

−

−

12.5 20

−

− W

I_SNK I_SRC

Drive current capability DRV Sink

DRV Source

V_DRV = 10 V V_DRV = 2 V

−

−

800 500

−

−

mA

t_r Rise Time (10% to 90%) C_DRV = 1 nF, V_DRV from 0 to 12 V

− 40 75 ns

t_f Fall Time (90% to 10%) C_DRV = 1 nF, V_DRV from 0 to 12 V

− 25 60 ns

V_DRV(low) DRV Low Voltage V_CC = V_CC(off) + 0.2 V

C_DRV = 1 nF, R_DRV = 33 kW 8.4 9.1 − V

V_DRV(high) DRV High Voltage (Note 6) V_CC = V_CC(MAX)

C_DRV = 1 nF

10.5 13.0 15.5 V

DEMAGNETIZATION INPUT − ZERO VOLTAGE DETECTION CIRCUIT

V_ZCD(TH) ZCD threshold voltage V_ZCD decreasing 35 55 90 mV

V_ZCD(HYS) ZCD hysteresis V_ZCD increasing 15 35 55 mV

V_CH V_CL

Input clamp voltage High state Low state

I_pin1 = 3.0 mA I_pin1 = −2.0 mA

8

−0.9 10

−0.7 12

−0.3 V

t_DEM Propagation Delay V_ZCD decreasing from 4 V to

−0.3 V

− 150 250 ns

C_PAR Internal input capacitance − 10 − pF

t_BLANK Blanking delay after on−time 2.30 3.15 4.00 ms

t_outSS t_out

Timeout after last demag transition During soft−start After the end of soft−start

28 5.0

41 5.9

54 6.7 ms

R_ZCD(pdown) Pulldown resistor (Note 3) 140 320 700 kW

TIMING CAPACITOR

V_CT(MAX) Maximum voltage on C_T pin V_FB < V_FB(TH) 5.15 5.40 5.65 V

I_CT Source current V_CT = 0 V 18 20 22 mA

V_CT(MIN) Minimum voltage on C_T pin, discharge switch activated

− − 90 mV

C_T Recommended timing capacitor value 220 pF

FEEDBACK SECTION

R_FB(pullup) Internal pullup resistor 15 18 22 kW

I_ratio Pin FB to current setpoint division ratio 3.8 4.0 4.2

V_FB(TH) FB pin threshold under which C_T is clamped to V_CT(MAX)

0.26 0.3 0.34 V

ELECTRICAL CHARACTERISTICS (continued) (Unless otherwise noted: For typical values T_J = 25°C, V_CC = 12 V, V_ZCD = 0 V, V_FB = 3 V, V_CS = 0 V, V_fault = 1.5 V, C_T = 680 pF) For min/max values T_J = −40°C to +125°C, Max T_J = 150°C, V_CC = 12 V)

Symbol Condition Min Typ Max Unit

FEEDBACK SECTION

V_H2D V_H3D V_H4D V_HVCOD

V_HVCOI V_H4I V_H3I V_H2I

Valley threshold

FB voltage where 1^st valley ends and 2^nd valley starts

FB voltage where 2^nd valley ends and 3^rd valley starts

FB voltage where 3^rd valley ends and 4^th valley starts

FB voltage where 4^th valley ends and VCO starts FB voltage where VCO ends and 4^th valley starts FB voltage where 4^th valley ends and 3^rd valley starts

FB voltage where 3^rd valley ends and 2^nd valley starts

FB voltage where 2^nd valley ends and 1^st valley starts

V_FB decreases V_FB decreases V_FB decreases V_FB decreases V_FB increases V_FB increases V_FB increases V_FB increases

1.316 1.128 0.846 0.732 1.316 1.504 1.692 1.880

1.4 1.2 0.9 0.8 1.4 1.6 1.8 2.0

1.484 1.272 0.954 0.828 1.484 1.696 1.908 2.120

V

FAULT PROTECTION (ALL VERSIONS)

T_SHDN Thermal Shutdown Device switching (F_SW

around 65 kHz)

140 − 170 °C

T_SHDN(HYS) Thermal Shutdown Hysteresis − 40 − °C

t_OVLD Overload Timer V_FB = 4 V, V_CS > V_ILIM 75 85 95 ms

t_SSTART Soft−start duration V_FB = 4 V, V_CS ramping up,

measured from 1^st DRV pulse to V_CS(peak) = 90% of V_ILIM

2.8 3.8 4.8 ms

RFault(clamp) Clamp series resistor 1.3 1.55 1.8 kW

V_OVP Fault detection level for OVP V_Fault increasing 2.35 2.5 2.65 V

tlatch(delay) Delay before latch confirmation 22.5 30 37.5 ms

FAULT PROTECTION A & B VERSIONS

I_OTP(REF) Reference current for direct connection of an NTC (Note 7)

V_Fault = V_OTP + 0.2 V 85 91 97 mA

V_OTP Fault detection level for OTP V_Fault decreasing 0.744 0.8 0.856 V

VFault(clamp) Clamped voltage (Fault pin left open) Fault pin open 1.13 1.35 1.57 V

FAULT PROTECTION C & D VERSIONS

V_BO Brown−Out level V_Fault decreasing 0.744 0.8 0.856 V

I_BO Sourced hysteresis current V_Fault > V_BO V_Fault = V_BO + 0.2 V 9 10 11 mA

t_BO(delay) Delay before entering and exiting Brown−out 22.5 30 37.5 ms

VFault(clamp) Clamped voltage (Fault pin left open) Fault pin open 1.0 1.2 1.4 V

Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted. Product performance may not be indicated by the Electrical Characteristics if operated under different conditions.

3. Guaranteed by design.

4. The peak current setpoint goes down as the load decreases. It is frozen below I_peak(VCO) (I_peak = cst)

5. If negative voltage in excess to −300 mV is applied to ZCD pin, the current setpoint decrease is no longer guaranteed to be linear 6. Minimum value for T_J = 125°C

7. NTC with R₁₁₀ = 8.8 kW.

17.00 17.05 17.10 17.15 17.20 17.25 17.30

−40 −20 0 20 40 60 80 100 120

Figure 5. V_CC(on) vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C) VCC(on), (V)

8.70 8.75 8.80 8.85 8.90 8.95 9.00

−40 −20 0 20 40 60 80 100 120

Figure 6. V_CC(off) vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C) VCC(off), (V)

1.30 1.40 1.50 1.60 1.70 1.80 1.90

−40 −20 0 20 40 60 80 100 120

Figure 7. I_CC2 vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C) ICC2, (mA)

2.20 2.30 2.40 2.50 2.60 2.70 2.80

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) Figure 8. I_CC3A vs. Junction Temperature ICC3A, (mA)

1.60 1.70 1.80 1.90 2.00 2.10 2.20 2.30 2.40

−40 −20 0 20 40 60 80 100 120

Figure 9. I_CC3B vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C) ICC3B, (mA)

6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0

−40 −20 0 20 40 60 80 100 120

ICC(start), (mA)

T_J, JUNCTION TEMPERATURE (°C) Figure 10. I_CC(start) vs. Junction Temperature

780 785 790 795 800 805 810

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) VILIM, (mV)

Figure 11. V_ILIM vs. Junction Temperature

210 230 250 270 290 310 330

−40 −20 0 20 40 60 80 100 120

TLEB, (ns)

T_J, JUNCTION TEMPERATURE (°C) Figure 12. T_LEB vs. Junction Temperature

1.125 1.145 1.165 1.185 1.205 1.225 1.245 1.265

−40 −20 0 20 40 60 80 100 120

Figure 13. V_CS(stop) vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C)

VCS(stop), (V)

36.0 36.5 37.0 37.5 38.0 38.5 39.0

−40 −20 0 20 40 60 80 100 120

Figure 14. V_OPP(MAX) vs. Junction Temperature VOPP(max), (%)

8.8 8.9 9.0 9.1 9.2 9.3 9.4

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) VDRV(low), (V)

Figure 15. V_DRV(low) vs. Junction Temperature

10.5 11.0 11.5 12.0 12.5 13.0 13.5 14.0 14.5

−40 −20 0 20 40 60 80 100 120

VDRV(high), (V)

T_J, JUNCTION TEMPERATURE (°C) Figure 16. V_DRV(high) vs. Junction Temperature

35 45 55 65 75 85

−40 −20 0 20 40 60 80 100 120

VZCD(th), (V)

T_J, JUNCTION TEMPERATURE (°C) Figure 17. V_ZCD(th) vs. Junction Temperature

15 20 25 30 35 40 45 50 55

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) Figure 18. V_ZCD(hys) vs. Junction Temperature VZCD(hys), (V)

2.90 3.0 3.10 3.20 3.30 3.40 3.50

−40 −20 0 20 40 60 80 100 120

TBLANK, (ms)

Figure 19. T_BLANK vs. Junction Temperature T_J, JUNCTION TEMPERATURE (°C)

35.0 37.0 39.0 41.0 43.0 45.0 47.0 49.0

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) ToutSS, (ms)

Figure 20. T_outSS vs. Junction Temperature

5.0 5.2 5.4 5.6 5.8 6.0 6.2 6.4 6.6

−40 −20 0 20 40 60 80 100 120

Figure 21. T_out vs. Junction Temperature Tout, (ms)

T_J, JUNCTION TEMPERATURE (°C)

780 785 790 795 800 805 810

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) VOTP, (mV)

Figure 22. V_OTP vs. Junction Temperature

86.0 87.0 88.0 89.0 90.0 91.0 92.0

−40 −20 0 20 40 60 80 100 120

IOTP, (mA)

T_J, JUNCTION TEMPERATURE (°C) Figure 23. I_OTP vs. Junction Temperature

780 785 790 795 800 805 810

−40 −20 0 20 40 60 80 100 120

T_J, JUNCTION TEMPERATURE (°C) VBO, (mV)

Figure 24. V_BO vs. Junction Temperature

9.2 9.4 9.6 9.8 10.0 10.2 10.4

−40 −20 0 20 40 60 80 100 120

IBO, (mA)

T_J, JUNCTION TEMPERATURE (°C) Figure 25. I_BO vs. Junction Temperature

アプリケーション!"

NCP1380

はモードで1する€aモ

ード・アーキテクチャを`えています。このコント ローラは、のによりバレー・ジャンプによ る‚/0をなくし、:がƒ„したときに …されたバレーで†dにロック・アウトします。

コントローラは、3

4

バレーにすると、!"#を さらに$%させて、‡い1wxにわたって9れた fgをˆ?します。

OPP

とフォールト・タイマ のZみ[わせにより、コントローラはK::をf

‰Šにハイ・ラインに‹することができます。

•

モード：

NCP1380

はピーク

aモード‹Œで1をい、

MOSFET

の ドレイン・ソースGのバレーでスイッチング することによってfgをsします。の

により、このコントローラは…したバレーで

ロックアウトし、K:の がtきく5するま でロック<=をRします。 がくなると、

Žのバレーにジャンプします。にじて、3

4

バレーまでむことができます。このポイント を えると、コントローラはピークaの!0ポ イントをE0して、スイッチング!"#を$%さ せます。1’、tきくダンプしたバレ ーの“[は、

5.5 m s

タイマが”"しているバレーを エミュレートします。

•

での：3

4

バレーの4、コ ントローラはスイッチング!"#を%げます。こ れによりすべてのスイッチング˜™がƒ„してス タンバイ:がhiされます。

• (OPP) ： ZCD

ピンのGがフライバッ

クšでスイングすると、U:Gのqrイメー ジが

ZCD

ピンにœされます。これにより、オン タイム’に

V

ZCDにじてピークaを$ƒするこ とができます。

•

ソフトスタート：ソフトスタートは、#, にメイン・パワー・スイッチにストレスがかから ないようにします。ソフトスタートŸ$は0

4 ms

に E0されています。

•

フォールト'

(A

および

B

バージョン

) ： FAULT

ピ ン で

2

つのスレッショルドをZみ[わせること

によって、コントローラでは

NTC

をグランドに、

ツェナー・ダイオードをモニタGにqrrで きます。このピンが

NTC

で

OTP

スレッショルド¥

%に¦き%げられるか、またはツェナー・ダイオ ードで

OVP

スレッショルド¥ に¦き げられた

“[、は§¨Šにラッチオフし、

V

_CCは

7.2 V

にクランプされます。

• ^FAULT

'

(C

および

D

バージョン

) ： NCP1380

の

C

および

D

バージョンは、U:Gが$くなりすぎ た“[にコントローラを/>にNOさせるブラウ ンアウトを`えています。©#は、ª>な

#シーケンス (

ラッチ・リセットおよびソフトス タート

)

の4にわれます。%+1’、このピン のGは«¬な

OVP

JK­&を®えるために、

V

_clampにクランプされます。このピンのGが

2.5 V

¥ に ¯すると、デバイスはラッチオフし

•

ます。/0：lmCおよびVに Cは、'

°±(とパワー±($の²いリーク・インダクタ ンスがトランスに³)を®えている

( '°±(レベ

ルがK:lm,に7にƒ*しない

)

“[は、d+

が´,です。この“[、

0.8 V

のstピーク a‹がアクティブになると、タイマがカウント アップを-µします。.¶がなくなれば、タイマ はカウントダウンします。エラー・フラグが·¸

している<=でタイマがLMに/づくと、コント ローラはパルスをNOします。このCは

A

およ び

C

バージョンではラッチされ

(

コントローラを©

#するには、プラグを¦き¹いてから©o

ºし0むがある

)

、

B

および

C

バージョンでは

リカバリ ( .¶がなくなった“[、 SMPS

は

Šに1を©-する

)

になります。さらに、すべ てのバージョンが、

CB

»¼をJ½し、

V

_CSが

V

_ILIM の

1.5

¾にした“[

(t

_BCSの1¿

LEB

の4

)

はコント ローラをNOさせる±(lmCを`えています

。この2コンパレータは、ノイズのÀÁか ら、メイン

LEB

Ÿ$

t

LEBの$のみイネーブルされ ます。

NCP1380

の$%モード

NCP1380

には、1と!"#フォルドバ

ックのための

VCO

1の

2

つの1モードがありま す。1モードは、

Figure 26

にÃすように、

FB Gに

よってE0されます。

•

1は

FB Gが 0.8 V

¥ 

(FB

$%

)

または

1.4 V

¥ 

(FB

 ¯

)

でdされ、それぞれK:

:および’K::にĐします。ピークaは 25であり、

FB G÷ 4

で!0されます。

•

-.します。これは$K::にĐします。

VCO

モード’、ピークaはstÅの

17.5%

まで

ƒ„し、フリーズされます。スイッチング!"#

は25であり、K: がƒ„するにつれて$%

します。スイッチング!"#は

C

_Tピンにrされ たコンデンサのÇÈMによって!0されます。

このコンデンサは0aでÇされ、コンデン サGは

FB GでE0されるスレッショルド

とÉ3されます。このコンデンサのGがスレッ ショルドにすると、コンデンサはÊ4にËさ

Figure 26. Operating Valley According to FB Voltage

バレーの'(と選*

バレーのJKはトランスの'°±(のGをモニ タしてわれます。バレーは、ピン

1

のGが

55 mV

のスレッショルドを%るとJKされます。バ レーがJKされると、カウンタがインクリメン

トされます。1バレー

(

3

1

、3

2

、3

3

、または3

4)

は、

Figure 26

にÃすとおり、

FB GによってÍま

ります。

FB

Ct

ICt

+

− +

−

ZCD

La ux

10 V

ES D Vth

DRV

3 us puls e

de m a g

S

R Q Q

leakage blanking VDD

VDD

Ct Discharge Rpullup

DRV LOGIC BLOCK

VDD

Tim e Out CS comparator V FBth

V FB

Ct setpoint

Figure 27. Valley Detection Circuit

K: がƒ„すると

(FB Gが$% )

、バレーは 3

1

から3

4

までインクリメントされます。3

4

バレ ーにしたとき、

FB Gがさらに 0.8 V

¥%に$%す ると、コントローラは

VCO

モードにUります。

VCO

1 ’、ピー ク

aはs tピ ーク

aの

17.5%

にするまでƒ„しけます。なK:

:を?@するためにスイッチング!"#がuvされ

ます。これによってスタンバイÎ5:が+に¿

さくなります。

Figure 28

は、

19 V

、

60 W アダプタのK:a

が

2.8 A

から

0.1 A

にƒ„するシミュレーション・ケー スをÃします。バレー6ϒに‚/01は7られ ません

(Figures 29, 30, 31

および

32)

Figure 28. Output Load is Decreased from 2.8 A Down to 100 mA at 120 Vdc Input Voltage

Figure 29. Zoom 1: 1^st to 2^nd Valley Transition

Figure 30. Zoom 2: 2^nd to 3^rd Valley Transition

Figure 31. Zoom 3: 3^rd to 4^th Valley Transition

Figure 32. Zoom 4: 4^th Valley to VCO Mode Transition

タイムアウト

フリー-が8しくƒ*した“[、

ZCD

コンパレ ータがバレーをJKできなくなる2があります

。このような<Ðを9するために、

NCP1380

はロ ジック・ブロックの

10 カウンタのÑ8クロ

ックとしてÒく、タイムアウトÓを:[していま す。これによって、コントローラは%+1を;

できます。!"#のステップがtきくなりすぎない ように、タイムアウトŸ$は

5.5 m s

に!0されていま す。

Figures 34

および

35

に、タイムアウト1の<

ÔをÃします。

NCP1380

はソフトスタート’のuvタイムアウト

Óも`えています。

d=、#,には、K:G“Ｌ”が'°±(に ÕÖされます。:'×ダイオード

(Figure 40)

で

^UされるG?%のために、

ZCD

ピンのGは +に$く、

ZCD

コンパレータがバレーをJKできな いことがあります。この<=で、

DRV

ラッチを

5.5 m s

タイムアウトに!0すると、ソフトスタートの-µ ,に@^%モード1

(CCM)

にUることができま す。この

CCM

1は、

ZCD

ピンのGが

ZCD

コンパ レータでJK2なÅになるまで#サイクルしか;

しません。これを9けるために、ソフトスタート

’は、

MOSFET

がターンオンするØにトランスがª

>にÎÙされるよう、タイムアウトŸ$が

40 m s

にu vされます。

+

− ZC D

10 V

ES D Vth

DRV 3 us pulse

5.5 us time out de ma g

leakage blanking

LOGI C BL OCK VDD

TimeOut

SS e nd SS e nd

40 us time out

Figure 33. Time Out Circuit

Figure 34. Time Out Case n51: the 3^rd Valley is Missing

Figure 35. Time Out Case n52: the 3^rd and 4^th Valley are Missing

VCO

モードまたは123フォルドバック

VCO

1は、

FB Gが 0.8 V

¥%

(FB

$%

)

、または

1.4 V

¥%

(FB

 ¯

)

で-.します。これは$K::

モードにĐしています。

VCO

1’、ピークaはstÅの

17.5%

にE0 されます。!"#は25で、K::がƒ„するに Úって!"#wxがuvされます。

!"#は

C

_TピンにrされたコンデンサのÇÈ Mで!0されます。このコンデンサは0aでÇ

され、Gは FB GでE0されるスレッショ

ルド

(V

_FBth

)

とÉ3されます

(Figure 27

ÛÜ

)

。このコ

ンデンサGがスレッショルドにすると、コンデ ンサはÊ4にËされて

0 V

まで$%して、Ìしい!

Ÿがµまります。スレッショルドは

FB GにA

ÉÝします。

V

_FBと

V

_FBthのBÞは、

Equation 1

で®え られます。

V_FBth+6.5*(10ń3)V_FB (eq. 1)

V

F Bが

0 . 3 V

¥ %の“ [、

V

C Tは

V

C T ( M A X )

( %+ 5.5 V)

にクランプされます。

Figure 36

は

VCO

モ ードの1をÃします。

短絡または過負荷モード

Figure 37

にフォールト・タイマをÃします。

ZCD/OPP

Laux

S

R Q Q

CS R sen se

LEB1 +

−

S

R Q Q Soft−start

VCC au x

V_CC management latch

Vd d

fau l t grand reset

grand reset

DRV

Soft −s t art end ? t hen 1 else 0

IpFlag +

−

SS en d PW Mr eset

Up Down

TIMER Reset

VC C sto p

FB/4

A&C:

OPP

V IL IM IT

+

− LEB2

V CS(stop)

CsStop

CsStop

Figure 37. Overload Detection Schematic

Latched

MOSFET

のaが

V

_ILIM

/R

_senseよりtきくなると、

「

Max Ip

」コンパレータがトリップし、デジタル・

タイマがカウントを-µします。タイマ・カウント は

10 ms

ごとにインクリメントされます。aが/>

‹にßàすると、「

Max Ip

」コンパレータはá

Cし、タイマがカウント・ダウンを-µします。タ

イマ・カウントは

10 ms

ごとにデクリメントされます

。%+の <=では、タイマは

10 ms

を

8

カウ ント・アップしたときにLMします。

B

および

D

バージョンでは、タイマがLMすると、

はリカバリ・モードにUります。はす べての1をNOし、

V

_CCはDのÎ5

(I

_CC1

)

に よって$%します。

V

_CCが

V

_CC(off)にすると、

は#モードにUってスイッチングを©-します

(Figure 38

ÛÜ

)

。これにより、フォールト・モードで

の$デューティサイクル・バースト1がCEされ ます。

A

および

C

バージョンでは、タイマが

80 ms

のカウ ントをÈMすると、はラッチ・モードにUりま す

(Figure 39

ÛÜ

)

。

DRV

パルスはNOし、

V

_CCは

V

_CC(latch)

( %+ 7.2 V)

まで¦き%げられます。

V

_CCピン をaれるaが

I

CC(latch)¥%になると、はラッチ をFËします。

CS

ピンのサイクルâãのセンシングとäして、

1¿された LEB(t

_BCS

)

と

1.2 V

のスレッショルドをR つåのコンパレータが、±(lmをJKし、ただち にコントローラをシャットダウンします。バージョ ンによってæなりますが、この2CÓは

C1にじて、ラッチまたはリカバリの

いずれかになります。

Figure 38. Auto−Recovery Short−Circuit Protection on B and D Versions

過電補7

:'×は ZCD

ピン

(

ピン

1)

の»¼をモニタして

われます。d=、このピンに Gがœされる

と、stピークaを!0するGç€にqr

³)を®えます

(Figure 40

ÛÜ

)

。

パワー

MOSFET

がターンオンすると、'°±(

GはU:GにÉÝする Gとなります。'°±

(はバレーJKのためにすでに ZCD

ピンにrされ ているため、

R

opuと

R

oplにèしいÅを…すれば、

éâに:'×をうことができます。

ZCD/OPP

ESD protection Au x

Ropu

Ropl

1 Rz cd

CS

+

− Vt h

DRV Tblank

leakage blanking

Demag OPP

V IL IMIT

IpFlag

Figure 40. Over Power Compensation Circuit sなゼロ・クロスJKをうには、オフタイム

’に

R

opuをバイパスするためのダイオードがで す。オンタイム’にピン

1

にëì¬Gíをすれば、

ŽのBÞをîることができます。

R_ZCD)R_opu

R_opl + *N_p,auxV_in*V_OPP V_OPP

(eq. 2)

ここで、

N

p,aux

は'°±(と

1

Žï±(のÉ、

N

p,aux

= N

aux

/ N

pです

。

V

inは

DC

U:G、

V

OPPは の

OPP Gです。

R

_oplのÅを…することにより、

Equation 2

をい てéâに

R

opuを^Kできます。

R

oplのÅを…する ときは、オフタイム’のゼロクロスJKに«¬な Gをもたせるために、このëìÅが$くなりすぎな いようðñしなければなりません。stGが

10 V

の

ZCD

ピンにÄしては、

8 V

¥ を®えることをòó します。オフタイム’、

ZCD

ピンのGはŽのôでGすこ とができます。

V_ZCD+ R_opl

R_ZCD)R_opl

ǒ

V_aux*V_d

Ǔ

^{(eq. 3)} したがって、 と の$に、ŽのようなBÞ

!HÝ：

V

_aux

= 18 V V

d

= 0.6 V N

p,aux

= 0.18

ZCD

ピンに

8 V

¥ がな“[は、Žのようになり ます。

R_ZCD

R_opl +V_aux*V_d*V_ZCD V_ZCD

(eq. 5) +18*0.6*8

8 [1.2

R

_ZCD

= 1 k Wおよび R

_opl

= 1 k Wを…できます。

:'×の“[は、ハイ・ライン (370 Vdc)

でピ

ークaを

37.5%

ƒらすがあります。Đする

OPP Gは、Žのôで®えられます。

V_OPP+0.375 V_ILIM+−300 mV (eq. 6)

Equation 2

を÷して、ŽのÅがîられます。

R_ZCD)R_opu

R_opt + *N_p,auxV_lin*V_OPP V_OPP

(eq. 7) +−0.18 370*(−0.3)

(−0.3) +221 したがって、

過電8

/

過9'(

(A

および

B

バージョン

) GおよびYJKは、ピン 7

のGをIみøっ

ています

(Figure 41

ÛÜ

)

。

S

R Q Q

grand reset Fa ult

VCC

IOTP(REF) VDD

+

−

+

−

SS end

nois e de lay nois e de lay

7

OT Pc o mp OVPcomp

Rc l a mp

Vclam p

Clamp

Latch

VOTP VOVP

NTC Dz

Figure 41. OVP/OTP Circuitry

I

_OTP(REF)

a (91 m A typ.)

は、 のnoÞ#をRつ noセンサ

(NTC)

をバイアスし、

OTP

ピンに

DC G

を®えます。クランプは、

NTC

のëìがいと き

(

たとえば、

25 ° C

で、

R

_NTC

> 100 k W )

に、ピン

7

の

Gを 1.2 V

に‹します。noが ¯すると

NTC

の

ëìが$%し、ピン

7

のGをコンパレータがトリ ップしてコントローラをラッチオフする

0.8 V(Typ)

ま で¦き%げます

(Figure 42

ÛÜ

)

。

Gの“[、ツェナー・ダイオードが^%を-

µし、クランプëì

R

clampにaがaれ、これ によってピン7のGが ¯します。このGが

OVP

スレッショルド

(2.5 V Typ)

にすると、コント ローラはラッチオフされ、すべての

DRV

パルスがN Oし、

V

CCが

V

CC(latch)

(7.2 V typ)

までプルダウンされ ます。

V

_CCピンをaれるaが

I

_CC(latch)¥%になると

、はラッチをFËするため、ユーザはプラ グを¹いて©oºし0むがあります。

過電8>護

/

ブラウンアウト

(C

および

D

バージョン

) NCP1380

の

C

および

D

バージョンは、ピン

7

 でブ

ラウンアウトJKとGJKをZみ[わせていま す。

S

R Q Q VCC

S

R Q Q

gr a nd reset

DRV

OVP/BO HV−Bulk

+

− IBO

noi s e de l a y

VBO

BO reset +

−

Vclamp VOVP

noi s e de l a y

Rc l a mp

CS c omp Rbou

Rbol Dz

VDD

La tc h

Clamp

7

Figure 43. Brown−out and Overvoltage Protection

を$U:G<=からCするために、ピン 7

は¬Gを%して§¨ŠにバルクGのûをモ ニタします。このバルクGのイメージが

V

_BOスレ ッショルド¥%になると、コントローラはスイッチ ングをNOします。バルクGが/>なwxにüる

と、は

V

_CCが

V

_CC(on)にしたときにのみパルス

.õを©-します

(Figure 44)

。これによってソフトス タートによるクリーンな#シーケンスがわれま す。ブラウンアウトÓのヒステリシスは、ブラウ ンアウ ト ・ コ ン パ レ ー タ が “

Ｈ

” の と き

(V

bulk

< V

bulk(on)

)

、

10 m A

をシンクするハイサイド aでdeされます。

Figure 44. Brown−out Operating Chronograms

バルクGがいときにピン

7

のGがoに ¯ ン

7

のGが ¯します。このGが

V

にする

Figure 45. Operating Chronograms in Case of Overvoltage

ブラウンアウトëìはŽのôでH算します。

s初に、コントローラがスイッチングを-µする バルクGÅ

(V

_bulk(on)

)

と、シャットダウンのための

バルクG

(V

_bulk(off)

)

を…します。ついでŽのôを

÷して、

R

bouと

R

bolをH算します。

R_bol+

V_BO

ǒ

^Vbulk⁽on⁾*V_bulkǒoffǓ

Ǔ

I_BO

ǒ

^V_bulk(on)*V_BO

Ǔ

^{(eq. 9)}

R_bou+R_bol

ǒ

^V_bulk(on)*V_BO

Ǔ

V_BO

(eq. 10)

ORDERING INFORMATION

Device Package Shipping^†

NCP1380ADR2G SOIC−8

(Pb−Free)

2500 / Tape & Reel

NCP1380BDR2G SOIC−8

(Pb−Free)

2500 / Tape & Reel

NCP1380CDR2G SOIC−8

(Pb−Free)

2500 / Tape & Reel

NCP1380DDR2G SOIC−8

(Pb−Free)

2500 / Tape & Reel

†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging Specifications Brochure, BRD8011/D.

SOIC−8 NB CASE 751−07

ISSUE AK

DATE 16 FEB 2011

SEATING PLANE 1

4 5 8

N

J

X 45_ K

NOTES:

1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982.

2. CONTROLLING DIMENSION: MILLIMETER.

3. DIMENSION A AND B DO NOT INCLUDE MOLD PROTRUSION.

4. MAXIMUM MOLD PROTRUSION 0.15 (0.006) PER SIDE.

5. DIMENSION D DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.127 (0.005) TOTAL IN EXCESS OF THE D DIMENSION AT MAXIMUM MATERIAL CONDITION.

6. 751−01 THRU 751−06 ARE OBSOLETE. NEW STANDARD IS 751−07.

A

B S

H D

C

0.10 (0.004) SCALE 1:1

STYLES ON PAGE 2

DIMA MIN MAX MIN MAX INCHES 4.80 5.00 0.189 0.197 MILLIMETERS

B 3.80 4.00 0.150 0.157 C 1.35 1.75 0.053 0.069 D 0.33 0.51 0.013 0.020 G 1.27 BSC 0.050 BSC H 0.10 0.25 0.004 0.010 J 0.19 0.25 0.007 0.010 K 0.40 1.27 0.016 0.050

M 0 8 0 8

N 0.25 0.50 0.010 0.020 S 5.80 6.20 0.228 0.244

−X−

−Y−

G

Y M

0.25 (0.010)M

−Z−

Y 0.25 (0.010)M Z ^S X ^S

M

_ _ _ _

XXXXX = Specific Device Code A = Assembly Location L = Wafer Lot

Y = Year

W = Work Week G = Pb−Free Package

GENERIC MARKING DIAGRAM*

1 8

XXXXX ALYWX 1

8

IC Discrete

XXXXXX AYWW 1 G 8

1.52 0.060

0.2757.0

0.6

0.024 1.270

0.050 0.1554.0

ǒ

_inches^mm

Ǔ

SCALE 6:1

*For additional information on our Pb−Free strategy and soldering details, please download the ON Semiconductor Soldering and Mounting Techniques Reference Manual, SOLDERRM/D.

SOLDERING FOOTPRINT*

Discrete XXXXXX AYWW 1

8

(Pb−Free) XXXXX

ALYWX 1 G

8

(Pb−Free)IC

XXXXXX = Specific Device Code A = Assembly Location

Y = Year

WW = Work Week G = Pb−Free Package

*This information is generic. Please refer to device data sheet for actual part marking.

Pb−Free indicator, “G” or microdot “G”, may or may not be present. Some products may not follow the Generic Marking.

PACKAGE DIMENSIONS

98ASB42564B

DOCUMENT NUMBER: Electronic versions are uncontrolled except when accessed directly from the Document Repository.

ISSUE AK

DATE 16 FEB 2011

STYLE 4:

PIN 1. ANODE 2. ANODE 3. ANODE 4. ANODE 5. ANODE 6. ANODE 7. ANODE

8. COMMON CATHODE STYLE 1:

PIN 1. EMITTER 2. COLLECTOR 3. COLLECTOR 4. EMITTER 5. EMITTER 6. BASE 7. BASE 8. EMITTER

STYLE 2:

PIN 1. COLLECTOR, DIE, #1 2. COLLECTOR, #1 3. COLLECTOR, #2 4. COLLECTOR, #2 5. BASE, #2 6. EMITTER, #2 7. BASE, #1 8. EMITTER, #1

STYLE 3:

PIN 1. DRAIN, DIE #1 2. DRAIN, #1 3. DRAIN, #2 4. DRAIN, #2 5. GATE, #2 6. SOURCE, #2 7. GATE, #1 8. SOURCE, #1 STYLE 6:

PIN 1. SOURCE 2. DRAIN 3. DRAIN 4. SOURCE 5. SOURCE 6. GATE 7. GATE 8. SOURCE STYLE 5:

PIN 1. DRAIN 2. DRAIN 3. DRAIN 4. DRAIN 5. GATE 6. GATE 7. SOURCE 8. SOURCE

STYLE 7:

PIN 1. INPUT

2. EXTERNAL BYPASS 3. THIRD STAGE SOURCE 4. GROUND

5. DRAIN 6. GATE 3

7. SECOND STAGE Vd 8. FIRST STAGE Vd

STYLE 8:

PIN 1. COLLECTOR, DIE #1 2. BASE, #1 3. BASE, #2 4. COLLECTOR, #2 5. COLLECTOR, #2 6. EMITTER, #2 7. EMITTER, #1 8. COLLECTOR, #1 STYLE 9:

PIN 1. EMITTER, COMMON 2. COLLECTOR, DIE #1 3. COLLECTOR, DIE #2 4. EMITTER, COMMON 5. EMITTER, COMMON 6. BASE, DIE #2 7. BASE, DIE #1 8. EMITTER, COMMON

STYLE 10:

PIN 1. GROUND 2. BIAS 1 3. OUTPUT 4. GROUND 5. GROUND 6. BIAS 2 7. INPUT 8. GROUND

STYLE 11:

PIN 1. SOURCE 1 2. GATE 1 3. SOURCE 2 4. GATE 2 5. DRAIN 2 6. DRAIN 2 7. DRAIN 1 8. DRAIN 1

STYLE 12:

PIN 1. SOURCE 2. SOURCE 3. SOURCE 4. GATE 5. DRAIN 6. DRAIN 7. DRAIN 8. DRAIN STYLE 14:

PIN 1. N−SOURCE 2. N−GATE 3. P−SOURCE 4. P−GATE 5. P−DRAIN 6. P−DRAIN 7. N−DRAIN 8. N−DRAIN STYLE 13:

PIN 1. N.C.

2. SOURCE 3. SOURCE 4. GATE 5. DRAIN 6. DRAIN 7. DRAIN 8. DRAIN

STYLE 15:

PIN 1. ANODE 1 2. ANODE 1 3. ANODE 1 4. ANODE 1

5. CATHODE, COMMON 6. CATHODE, COMMON 7. CATHODE, COMMON 8. CATHODE, COMMON

STYLE 16:

PIN 1. EMITTER, DIE #1 2. BASE, DIE #1 3. EMITTER, DIE #2 4. BASE, DIE #2 5. COLLECTOR, DIE #2 6. COLLECTOR, DIE #2 7. COLLECTOR, DIE #1 8. COLLECTOR, DIE #1 STYLE 17:

PIN 1. VCC 2. V2OUT 3. V1OUT 4. TXE 5. RXE 6. VEE 7. GND 8. ACC

STYLE 18:

PIN 1. ANODE 2. ANODE 3. SOURCE 4. GATE 5. DRAIN 6. DRAIN 7. CATHODE 8. CATHODE

STYLE 19:

PIN 1. SOURCE 1 2. GATE 1 3. SOURCE 2 4. GATE 2 5. DRAIN 2 6. MIRROR 2 7. DRAIN 1 8. MIRROR 1

STYLE 20:

PIN 1. SOURCE (N) 2. GATE (N) 3. SOURCE (P) 4. GATE (P) 5. DRAIN 6. DRAIN 7. DRAIN 8. DRAIN STYLE 21:

PIN 1. CATHODE 1 2. CATHODE 2 3. CATHODE 3 4. CATHODE 4 5. CATHODE 5 6. COMMON ANODE 7. COMMON ANODE 8. CATHODE 6

STYLE 22:

PIN 1. I/O LINE 1

2. COMMON CATHODE/VCC 3. COMMON CATHODE/VCC 4. I/O LINE 3

5. COMMON ANODE/GND 6. I/O LINE 4

7. I/O LINE 5

8. COMMON ANODE/GND

STYLE 23:

PIN 1. LINE 1 IN

2. COMMON ANODE/GND 3. COMMON ANODE/GND 4. LINE 2 IN

5. LINE 2 OUT 6. COMMON ANODE/GND 7. COMMON ANODE/GND 8. LINE 1 OUT

STYLE 24:

PIN 1. BASE 2. EMITTER 3. COLLECTOR/ANODE 4. COLLECTOR/ANODE 5. CATHODE 6. CATHODE 7. COLLECTOR/ANODE 8. COLLECTOR/ANODE STYLE 25:

PIN 1. VIN 2. N/C 3. REXT 4. GND 5. IOUT 6. IOUT 7. IOUT 8. IOUT

STYLE 26:

PIN 1. GND 2. dv/dt 3. ENABLE 4. ILIMIT 5. SOURCE 6. SOURCE 7. SOURCE 8. VCC

STYLE 27:

PIN 1. ILIMIT 2. OVLO 3. UVLO 4. INPUT+

5. SOURCE 6. SOURCE 7. SOURCE 8. DRAIN

STYLE 28:

PIN 1. SW_TO_GND 2. DASIC_OFF 3. DASIC_SW_DET 4. GND 5. V_MON 6. VBULK 7. VBULK 8. VIN STYLE 29:

PIN 1. BASE, DIE #1 2. EMITTER, #1 3. BASE, #2 4. EMITTER, #2 5. COLLECTOR, #2 6. COLLECTOR, #2 7. COLLECTOR, #1 8. COLLECTOR, #1

STYLE 30:

PIN 1. DRAIN 1 2. DRAIN 1 3. GATE 2 4. SOURCE 2 5. SOURCE 1/DRAIN 2 6. SOURCE 1/DRAIN 2 7. SOURCE 1/DRAIN 2 8. GATE 1

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