LC717A00AR 静電容量タッチセンサ用 容量デジタルコンバータLSI

LC717A00AR

静電量タッチセンサ用 量デジタルコンバータLSI

概要

LC717A00AR

はいさをしたローコスト、ハイパフォ ーマンスなタッチセンサデジタルコンバータ

LSI

である。

8

チャネルのセンサをし、に

する !"

(ON/OFF)

を#$ロジック%&にて'(して するため、)スイッチ*に+,である。

#$ロジック%&により、-./や0123/にキャ リブレーションを89:に;<する。=えて、ゲイン>のパ ラメータがABC(されているため、DEFGのスイッチパ ターン/には

LC717A00AR

HIで9JKLである。

また、MNにより

I

²

C tOPバ

ス

/SPI

によりQRからC(S をTUすることや、

8

にする VWを

8bit

のXYデー タとしてZり すこともKLである。

特長

•

⁺ [\：^9 [\

(

_O タイプ

)

•

⁺abL：

fF

オーダの23を KL

•

⁺XYde

(8

^9

)

：

♦+

18 ms (Typ) (

ABC(/

)

♦+

3 ms (Typ) (

+fC(/

)

•

⁺XYQgけRh：iN

•

⁺jkl：

♦+

320 m A (Typ) (V

_DD

= 2.8 V)

♦+

740 m A (Typ) (V

DD

= 5.5 V)

•

⁺-m：

2.6 ~ 5.5 V

•

⁺ 9J：スイッチ

•

⁺パッケージ：

VCT28

•

^+インタフェース：

I

²

C

OPバスまたはSPInoKL

www.onsemi.jp

VCT28 CASE 601AE

MARKING DIAGRAM

See detailed ordering and shipping information on page 11 of this data sheet.

ORDERING INFORMATION XXXXX = Specific Device Code Y = Year

M = Month

DDD = Additional Traceability Data XXXXXXXX

YMDDD

様

Table 1. 絶 ^(TA = 25°C, V_SS = 0 V)

項目 記 Unit 考

V_DD −0.3～+6.5 V

V_IN −0.3～V_DD + 0.3 V (Note 1)

V_OUT −0.3～V_DD + 0.3 V (Note 2)

P_{d max} 160 mW T_A = +105_C, (Note 3)

ピーク I_OP ±8 mA 1あたり, Duty50% (Note 2) I_OA ±40 mA LSI, Duty25%

T_stg −55～+125 _C

Stresses exceeding those listed in the Maximum Ratings table may damage the device. If any of these limits are exceeded, device functionality should not be assumed, damage may occur and reliability may be affected.

()

をえるストレスは、デバイスにダメージを)える* +があります。これらの をえた,は、デバイスの-.+を/

ない、ダメージが0じ、1+に2を3ぼす* +があります。

1. Cin0～7, Cref, nRST, SCL, SDA, SA, SCK, SI, nCS, GAINに4 2. Cdrv, Pout0～7, SDA, SO, ERROR, INTOUTに4

3. 45ガラスエポキシ (40×50×0.8t mm) Table 2. 範

項目 記 Min Typ Max Unit 考

9: V_DD 2.6 − 5.5 V

リップル+ノイズ V_PP − − ±20 mV (Note 4)

9: T_opr −40 25 105 _C

Functional operation above the stresses listed in the Recommended Operating Ranges is not implied. Extended exposure to stresses beyond the Recommended Operating Ranges limits may affect device reliability.

()

AB9:CDをえるストレスではAB9:-.をEられません。AB9:CDをえるストレスのFGは、デバイスの1+に2を )える* +があります。

4. V_DD−V_SSには、のコンデンサとKのコンデンサをLMにNすることをABする。その,、Kのコンデンサは 0.1mFOPとし、LSIのくにQすること。

Table 3. 電気的特

(V_SS= 0 V,V_DD= 2.6～5.5 V,T_A= −40～+105°C,RにのないりCdrv9STUはf_CDRV= 143 kHzとする。

VWXYZ。)

項目 記 Min Typ Max Unit 考

[\]. N − − 8 bit

ノイズRMS N_RMS ゲインK − − ±1.0 LSB (Notes 5, 7)

オフセットaCD Coff_RANGE − ±8.0 − pF (Notes 5, 7) オフセットa\]. Coff_RESO − 8 − bit

Cinオフセットドリフト Cin_DRIFT ゲインK − − ±8 LSB (Note 5)

Cin[c Cin_SENSE ゲインK 0.04 − 0.12 LSB/fF (Note 6)

Cinリーク I_Cin Cin = Hi−Z − ±25 ±500 nA

Cind0 Cin_SUB CineV_SS − − 30 pF (Notes 5, 7)

Cdrv9STU f_CDRV 100 143 186 kHz

Cdrvリーク I_CDRV Cdrv = Hi−Z − ±25 ±500 nA

nRSTKパルスg t_NRST 1 − − ms パワーオンリセット t_POR − − 20 ms パワーオンリセット:9ij_ホ

ールド t_POROP 10 − − ms (Note 5)

Table 3. 電気的特 (continued)

(V_SS= 0 V,V_DD= 2.6～5.5 V,T_A= −40～+105°C,RにのないりCdrv9STUはf_CDRV= 143 kHzとする。

VWXYZ。)

項目 記 Min Typ Max Unit 考

パワーオンリセット:9ij_

V_POROP − − 0.1 V (Note 5)

パワーオンリセット:9ij_

lPりレート t_VDD 0 V→V_DD 1 − − V/ms (Note 5)

V_IH High 0.8 V_DD − − V (Notes 5, 8)

V_IL Low − − 0.2 V_DD

V_OH High

(I_OH = +3 mA)

0.8 V_DD − − V (Note 9)

V_OL Low

(I_OL = −3 mA)

− − 0.2 V_DD

SDA V_{OL I}²_C SDA Low

(I_OL = −3 mA)

− − 0.4 V

リーク I_LEAK − − ±1 mA (Note 10)

I_DD スタンドアローン, タッチ, V_DD = 2.8 V

− 320 390 mA (Notes 5, 7)

スタンドアローン, タッチ, V_DD = 5.5 V

− 740 900

I_STBY スリープpqr − − 1 mA (Note 7) Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted. Product performance may not be indicated by the Electrical Characteristics if operated under different conditions.

()

stパラメータは、Ruながvいり、されたテストijにeするxyR+でzしています。{なるij|でst9:を}っ たには、xyR+でzしているR+をEられない,があります。

5. (VXYZ)

6. LSI~テストモードによるX

7. T_A = +25_C

8. nRST, SCL, SDA, SA, SCK, SI, nCS, GAINに4 9. Cdrv, Pout0～7, SO, ERROR, INTOUTに4 10. nRST, SCL, SDA, SA, SCK, SI, nCS, GAINに4

Table 4. I²C!"バスタイミング特

(V_SS= 0 V,V_DD= 2.6～5.5 V,T_A= −40～+105°C, q/rsY(t;<)

項目 記 端'( Min Typ Max Unit 考

SCLクロックSTU f_SCL SCL − − 400 kHz

STARTijホールド t_HD;STA SCL, SDA 0.6 − − ms

SCLクロックLow€ t_LOW SCL 1.3 − − ms

SCLクロックHigh€ t_HIGH SCL 0.6 − − ms

リピートSTARTij

セットアップ t_SU;STA SCL, SDA 0.6 − − ms (Note 11) データホールド t_HD;DAT SCL, SDA 0 − 0.9 ms

データセットアップ t_SU;DAT SCL, SDA 100 − − ns (Note 11)

SDA,*SCLlPり/l|り t_r / t_f SCL, SDA − − 300 ns (Note 11)

STOPijセットアップ t_SU;STO SCL, SDA 0.6 − − ms

STOP,*STARTバス t_BUF SCL, SDA 1.3 − − ms (Note 11)

Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted. Product performance may not be indicated by the Electrical Characteristics if operated under different conditions.

()

stパラメータは、Ruながvいり、されたテストijにeするxyR+でzしています。{なるij|でst9:を}っ たには、xyR+でzしているR+をEられない,があります。

11.(VXYZ)

Table 5. SPIバスタイミング特

(V_SS= 0 V,V_DD= 2.6～5.5 V,T_A= −40～+105°C, q/rsY(t;<)

項目 記 端'( Min Typ Max Unit 考

SCKクロックSTU f_SCK SCK − − 5 MHz

SCKクロックLow t_LOW SCK 90 − − ns (Note 12)

SCKクロックHigh t_HIGH SCK 90 − − ns (Note 12)

1‚lPり/l|り t_r / t_f nCS, SCK, SI − − 300 ns (Note 12) nCSセットアップ t_SU;NCS nCS, SCK 90 − − ns (Note 12) SCKクロックセットアップ t_SU;SCK nCS, SCK 90 − − ns (Note 12) データセットアップ t_SU;SI SCK, SI 20 − − ns (Note 12) データホールド t_HD;SI SCK, SI 30 − − ns (Note 12)

nCSホールド t_HD;NCS nCS, SCK 90 − − ns (Note 12)

SCKクロックホールド t_HD;SCK nCS, SCK 90 − − ns (Note 12) nCSƒ-パルスg t_CPH nCS 90 − − ns (Note 12) nCSからのインピーダンス

t_CHZ nCS, SO − − 80 ns (Note 12)

データ„ t_v SCK, SO − − 80 ns (Note 12)

データホールド t_HD;SO SCK, SO 0 − − ns (Note 12) SCKクロックからのWインピー

ダンス t_CLZ SCK, SO 0 − − ns (Note 12)

Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted. Product performance may not be indicated by the Electrical Characteristics if operated under different conditions.

()

stパラメータは、Ruながvいり、されたテストijにeするxyR+でzしています。{なるij|でst9:を}っ たには、xyR+でzしているR+をEられない,があります。

12.(VXYZ)

パワーオンリセット(POR)

-.uは

LSI

#Rでパワーオンリセットがw となり、パワーオンリセット/d

t

PORxyuにパワ ーオンリセット!zがb{される。この|のパワー オンリセットJ9}~_-m€りレート

t

VDD

は

1 V/ms

€とすること。

パワーオンリセットのb{と‚/に

INTOUT

ƒ„

が

“High” → “Low”

となるため、QRからパワーオン リセットがb{されたタイミングの†‡がKLであ る。

なお、パワーオンリセットˆの

Cin

、

Cref

と

Pout

ƒ

„はi(である。

Figure 1.

tPOR

tVDD VPOROP

UNKNOWN

VALID

tPOROP

UNKNOWN

UNKNOWN

UNKNOWN

RESET RELEASE

tPOR

VALID RELEASE

RESET V_DD

POR (LSI Internal Signal)

INTOUT

Cin, Cref, Pout

I²C!"バスデータタイミング

Figure 2.

SDA

SCL

tHD;STA tLOW

tHIGH tr

condition 10%

tf 90%

10% 10%

90% 90%

tHD;DAT tSU;DAT

10% 10%

10%

90%

tSU;STA

90% 90%

tHD;STA 90%

10%

90%

10%

90%

10%

tSU;STO tBUF

90%

Repeated START condition

START

condition STOP

condition START

I²C!"バス通/フォーマット

• ^Write

フォーマット

(

シーケンシャルにインクリメントしたアドレスへライトKL

)

Figure 3.

START Slave Address Write=L ACK Register Address (N) ACK Data written to Register Address (N) ACK Data written to Register Address (N+1) ACK STOP

Slave Slave Slave Slave

• ^Read

フォーマット

(

シーケンシャルにインクリメントしたアドレスのリードKL

)

Figure 4.

START Slave Address Write=L ACK Register Address (N) ACK

Data read from Register Address (N) ACK

RESTART Slave Address Read=H ACK Data read from Register Address (N+1) ACK Data read from Register Address (N+2) NACK STOP

Slave

Slave

Slave

Master Master Master

I²C!"バススレーブアドレス

SA

ƒ„により

2

)ŠのアドレスをnoKL

Table 6.

SA端'<= 7 bitスレーブアドレス バイナリ表記 8 bitスレーブアドレス

Low 0x16 00101100b (Write) 0x2C

00101101b (Read) 0x2D

High 0x17 00101110b (Write) 0x2E

00101111b (Read) 0x2F

SPIデータタイミング(SPI Mode 0 / Mode 3)

Figure 5.

nCS

SCK

SI

SO

tSU;SI VALID

Hi−Z

tr

tHD;SI

tSU;SCK ^tSU;NCS tHIGH tLOW tf

tCPH

tHD;NCS tHD;SCK

tCLZ tHD;SO tCHZ

VALID tV

SPI通/フォーマット(Mode 0の@)

• ^Write

フォーマット

(nCS = L

を‹ŒしたままシーケンシャルにインクリメントしたアドレスへライトKL

)

Figure 6.

nCS SCK

SI SO

7 6 5 4 3 2 1 0

Hi−Z

Register Address(N) Data written to Register Address(N) Data written to Register Address(N+1) Write=L

7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

• ^Read

フォーマット

(nCS = L

を‹ŒしたままシーケンシャルにインクリメントしたアドレスのデータリードKL

)

Figure 7.

7 Read=H

7 6 5 4 3 2 1 0

Hi−Z nCS

SCK

SI

SO 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

Register Address(N)

Data read from Register Address(N) Data read from Register Address(N+1)

ブロックC

Figure 8. Block Diagram Cin0

SCL/SCK SDA/SI

VDD VSS INTOUT Cin1

Cin2 Cin3 Cin4 Cin5 Cin6 Cin7

Pout0 Pout1

Pout6 Pout7 Pout5 Pout4 Pout3 Pout2

nCS

SA/SO

Cdrv

GAIN nRST ERROR Cref

MUX

1st AMP

A/D CONVERTER 2nd

AMP

POR

CONTROL LOGIC

OSCILLATOR I²C/SPI

+

−

+

−

LC717A00AR

は

fF

オーダの23を KLな デジタルコンバータ

LSI

である。システムクロ ックをする‘’%&、-./にシステムを リセットするパワーオンリセット%&、チャネ ルを“Pえるマルチプレクサ、23を しア

ナログ’•Sを する

2

–のアンプ、アナログ’

•Sをデジタルデータに2Pする

A/D

コンバータ、

そしてチップ—Iを˜™するコントロールロジック からšされる。また、MNによりQRとのシリア ル›œをKLとする

I

²

C

OPバス

/SPI

もする。

ピン配置

Figure 9. Pin Assignment

28 nRST Cin5 8

27 nCS Cin6 9

26 SA/SO Cin7 10

25 SDA/SI Pout0 11

24 SCL/SCK Pout1 12

23 GAIN Pout2 13

22 INTOUT Pout3 14

15Pout4Cin47 16Pout5VSS6 17Pout6VDD5 18Pout7Cin34 19CrefCin23 20ERRORCin12 21CdrvCin01

Table 7. ピン配置

ピン番 端'( ピン番 端'(

1 Cin0 15 Pout4

2 Cin1 16 Pout5

3 Cin2 17 Pout6

4 Cin3 18 Pout7

5 V_DD 19 Cref

6 V_SS 20 ERROR

7 Cin4 21 Cdrv

8 Cin5 22 INTOUT

9 Cin6 23 GAIN

10 Cin7 24 SCL/SCK

11 Pout0 25 SDA/SI

12 Pout1 26 SA/SO

13 Pout2 27 nCS

14 Pout3 28 nRST

Table 8. 端'機能

端'( I/O 端'機能 端'GH

Cin0 I/O センサ

R

AMP V DD

V SS Buffer

Cin1 I/O センサ

Cin2 I/O センサ

Cin3 I/O センサ

Cin4 I/O センサ

Cin5 I/O センサ

Cin6 I/O センサ

Cin7 I/O センサ

Cref I/O …

Pout0 O Cin0†‡ˆ

V DD

V SS

Buffer

Pout1 O Cin1†‡ˆ

Pout2 O Cin2†‡ˆ

Pout3 O Cin3†‡ˆ

Pout4 O Cin4†‡ˆ

Pout5 O Cin5†‡ˆ

Pout6 O Cin6†‡ˆ

Pout7 O Cin7†‡ˆ

ERROR O エラー‰0Š‹

Cdrv O センサ94

INTOUT O インタラプト

SCL/SCK I クロック(I²C)*/クロック(SPI)

V DD

V SS

R GAIN I Œアンプの

ゲインŽ€4 nCS I インタフェース*/*チップセレク

ト(SPI)

nRST I ‘リセット1‚

SDA/SI I/O データ(I²C) /データ(SPI)

V DD

V SS

R

Table 8. 端'機能(continued)

端'( I/O 端'機能 端'GH

SA/SO I/O スレーブアドレス(I²C) /データ(SPI)

V DD

V SS

R

Buffer

V_DD (2.6 V～5.5 V) (Note 13)

V_SS GND (アース) (Notes 13, 14)

13. V_DD−V_SSには、のコンデンサとKのコンデンサをLMにNすることをABする。その,、Kのコンデンサは

0.1mFOPとし、LSIのくにQすること。

14.“9のモバイル-”などでV_SSが•–されていない,は、[cがW|することがある。

端'機能詳細

Cin ～ Cin7

センサƒ„。タッチスイッチのパターン などにžしてする。

Cin

ƒ„にパターンをV

Ÿし、VŸされたパターンに

Cdrv

とVŸしたパター ンを させることで:にV¡される。こうす ることでパターン¢£の23を

8bit

デジタル データとして することができる。

¤し、パターンの¥!や、

Cdrv

との:なV

¡が,“でない¦¡、23の が§¨に©え ない¦¡がある。

LSI#Rには23を しアナログ’•Sを する

2

–のアンプがあり、

Cin0

～

Cin7

はA–アンプ のª«¬にžされている。

XY­®ˆにおいて、XY¯のチャネルQか らは

“Low”

を する。

しないƒ„はオープンにすること。

Cref

°±ƒ„。センサƒ„と‚>の パターンにžしてする。もしくは

Cdrv

ƒ„と のdにをžしてする。

LSI

#Rには23を しアナログ’•Sを

する

2

–のアンプがあり、

Cref

はA–アンプの²ª

«¬にžされている。

Cin

ƒ„にVŸされたパターンまでの³Ÿと°´

やそのµ³Ÿ>とのdに‘する¶、および

Cin

ƒ„にVŸされたパターンと

Cdrv

にVŸされた パターンとのdの¶の·¸により、

Cin

ƒ„

の23の が§しく©えない¦¡がある。

このとき、

Cref

と

Cdrv

とのdに,“なをžす ることで、23を することがKLになる。

¤し、

Cin

ƒ„の¶Sの^aが¹ƒにºき い¦¡には、—ての

Cin

ƒ„の23の が§¨

に©えない¦¡がある。

Pout0 ～ Pout7

'(VW ƒ„。

Cin0

～

Cin7

の VWを

LSI

#RC(のしきいSと»¼し、そのVWに½じ て

“High”

または

“Low”

を する。

ERROR

エラー‘!z ƒ„。§¨9J/は

“Low”

を する。キャリブレーションエラーまたはシステ ムエラーが‘すると

“High”

を し、エラーが‘

したことを›¾する。

Cdrv

センサ¿9 ƒ„。

Cin0

～

Cin7

で を©うためにMNなパルスmを する。

Cin

ƒ„にVŸされたパターンに して³Ÿ

し、

Cin0

～

Cin7

と:にV¡させてする。

INTOUT

インタラプト ƒ„。XY­®がÀÁするタイ ミングで

“High”

が される。

MNに½じてメインマイコンなどにžし、イン タラプトœÂとしてする。

しない¦¡はオープンとする。

SCL/SCK

クロック

(I

²

C)/

クロック

(SPI)

。

I

²

C

OPバ スモード/は

I

²

C

OPバスのクロックƒ„、

SPI

モード/は

SPI

のクロックƒ„となる。

インタフェースをしない¦¡は

“High”

Ä(と する。¤し、インタフェースをしない¦¡でも

›œのƒ„を°´にCけておくことをFGする。

GAIN

LSI

#Rには23を しアナログ’•Sを

する

2

–のアンプがあり、そのŖアンプのゲイ ンABSnoƒ„。

LSI

HIでする¦¡でも、このƒ„によってゲ インC(のABSをnoできる。

LSI

AB3/にƒ

„が

“Low”

にÄ(されているならば+ÆC(Sの

7

Ç、

“High”

にÄ(されているならば14ÇがABSと してC(される。

nCS

インタフェースno/チップセレクトª«

(SPI)

。

I

²

C

OPバスと

SPI

のnoはこのƒ„により© う。

LSI

AB3uは

I

²

C

OPバスモードになってい る。

I

²

C

OPバスをする¦¡は

“High”

Ä(と する。SPIをする¦¡はLSIAB3uに

“

High

”

→ “Low”

とすると

SPI

モードに“りÈわる。その uは

SPI

のチップセレクトª«ƒ„として でき、

LSI

がAB3されるまで

SPI

モードがɌされ る。

インタフェースをしない¦¡は

“High”

Ä(と する。

nRST

QRリセットœÂª«ƒ„。

“Low”

をし ているd、

LSI

はリセット!zとなる。

リセットˆはƒ„

(Cin0

～

7

,

Cref

,

Pout0

～

7

,

ERROR)

が

“Hi−Z”

となる。

SDA/SI

データ

(I

²

C)/

データ

(SPI)

。

I

²

C

OPバス モード/は

I

²

C

OPバスのデータ ƒ„、

SPI

モ ード/はSPIのデータƒ„となる。

インタフェースをしない¦¡は

“High”

Ä(と する。¤し、インタフェースをしない¦¡でも

›œのƒ„を°´にCけておくことをFGする。

SA/SO

スレーブアドレスno

(I

²

C)/

データ

(SPI)

。

I

²

C

OPバスモード/は

I

²

C

OPバスのスレーブアドレス noƒ„、

SPI

モード/は

SPI

のデータ ƒ„とな る。

インタフェースをしない¦¡は

“High”

Ä(と する。¤し、インタフェースをしない¦¡でも

›œのƒ„を°´にCけておくことをFGする。

Table 9. ORDERING INFORMATION

Device Package Shipping (Qty / Packing)^†

LC717A00AR−NH VCT28 3.5 × 3.5

(Pb-Free / Halogen Free)

2000 / Tape & Reel

†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging Specifications Brochure, BRD8011/D.

VCT28 3.5x3.5 CASE 601AE

ISSUE A

DATE 21 NOV 2013

XXXXX = Specific Device Code Y = Year

M = Month

DDD = Additional Traceability Data GENERIC

MARKING DIAGRAM*

*This information is generic. Please refer to device data sheet for actual part marking.

Pb−Free indicator, “G” or microdot “ G”, may or may not be present.

XXXXXXXX YMDDD 3.5±0.08

3.5±0.08

TOP VIEW

SIDE VIEW

0.8±0.05

0.15

×4

LASER MARKED INDEX

0.05 S

S

(0.035)

SIDE VIEW BOTTOM VIEW

0.4±0.05

0.19±0.05

(0.125)

(0.09)

0.05 (C0.09)

0.4 (0.55)

1 2

28

(Unit: mm) 3.20

3.20

0.19 0.40

0.70

SOLDERING FOOTPRINT*

NOTE: The measurements are not to guarantee but for reference only.

*For additional information on our Pb−Free strategy and soldering details, please download the ON Semiconductor Soldering and Mounting Techniques Reference Manual, SOLDERRM/D.

0.20

PACKAGE DIMENSIONS

ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC dba ON Semiconductor or its subsidiaries in the United States and/or other countries.

ON Semiconductor reserves the right to make changes without further notice to any products herein. ON Semiconductor makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does ON Semiconductor assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages. ON Semiconductor does not convey any license under its patent rights nor the

98AON78901E DOCUMENT NUMBER:

DESCRIPTION:

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