エンハンスド・コンフィギュレーション・デバイス（EPC4、EPC8 & EPC16）データシート

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（EPC4、EPC8 & EPC16）データシート

特長

■ EPC4、EPC8、および EPC16 デバイスを含むエンハンスド・コンフィ

ギュレーション・デバイス

■ アルテラ Stratix®_{シリーズ、Cyclone}™_{シリーズ、APEX}™_{II、APEX 20K}

（APEX 20K、APEX 20KC、および APEX 20KE を含む）、Mercury™_、

ACEX®_{1K、および FLEX}®_{10KFLEX 10KE および FLEX}®_{10KA デバ} イス用シングル・チップ・コンフィギュレーション・ソリューション ■ コンフィギュレーション・データ・ストレージ用の 4、8、および 16 メガビット・フラッシュ・メモリを内蔵 ● オンチップ復元機能により、有効コンフィギュレーション集積度がほぼ倍増 ■ 標準フラッシュ・ダイおよびコントローラ・ダイをシングル・スタック・チップ・パッケージに集積 ■ 外部フラッシュ・インタフェースにより、フラッシュのパラレル・プログラミングと外部プロセッサによる未使用メモリ領域へのアクセスをサポート ● 外部フラッシュ・インタフェースを介したフラッシュ・メモリ・ブロック / セクタ保護機能 ● EPC16 および EPC4 デバイスでのサポート ■ システム全体で最大 8 つのコンフィギュレーションにより、リモートおよびローカル・リコンフィギュレーション対応のページ・モードをサポート ● Stratix シリーズのリモート・システム・コンフィギュレーション機能と互換 ■ バイト幅コンフィギュレーション・モードのファースト・パッシブ・パラレル（FPP）、DCLK サイクルあたり 8 ビットのデータ出力をサポート ■ アルテラ FPGA の真の n ビット同時コンフィギュレーション（n = 1、 2、4 および 8）のサポート ■ 2 ms または 100 ms のパワー・オン・リセット（POR）時間をピンで選択可能 ■ コンフィギュレーション・クロックによるプログラマブル入力ソースおよび周波数合成のサポート ● 複数のコンフィギュレーション・クロック・ソースのサポート（内部オシレータおよび外部クロック入力ピン）。 ● 最大周波数 100 MHz の外部クロック・ソース ● 内部オシレータはデフォルトでは 10 MHz。33 MHz、50 MHz、 66 MHz のより高い周波数にプログラム可能 CF52002-2.2

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● ユーザ・プログラマブルな分周カウンタによるクロック合成のサポート

■ 100 ピン・プラスチック・クワッド・フラット・パック (PQFP) および

88 ピン Ultra FineLine BGA®_{パッケージで供給}

● 100 ピン PQFP パッケージでサポートされるすべてのデバイス

間でのバーティカル・マイグレーション

■ 3.3 V の電源電圧（コアおよび I/O）

■ IEEE std. 1532 のイン・システム・プログラマビリティ（ISP）仕様に

準拠したハードウェア

■ Jam STAPL（Standard Test and Programming Language）による ISP のサポート

■ JTAG（Joint Test Action Group）バウンダリ・スキャンのサポート

■ nINIT_CONFピンにより、プライベート JTAG 命令で FPGA コンフィ

ギュレーションを開始可能 ■ 常時イネーブル状態の nINIT_CONF の内部プルアップ抵抗 ■ ユーザがプログラマブルな nCS および OE ピン上の内部ウィーク・プルアップ抵抗 ■ 外部フラッシュ・インタフェースのアドレス・ラインおよびコントロール・ライン上の内部ウィーク・プルアップ抵抗、データ・ライン上のバス・ホールド ■ 消費電力を低減するスタンバイ・モード FPGA コンフィギュレーション手法と最新の機能について詳しくは、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。

機能の説明

アルテラのエンハンスド・コンフィギュレーション・デバイスは、高集積度 FPGA のための高速かつ高度なコンフィギュレーション・ソリューションを実現するシングル・デバイスです。エンハンスド・コンフィギュレーション・デバイスの中核部は、コンフィギュレーション・コントローラとフラッシュ・メモリの 2 つの主要ブロックに分割されます。フラッシュ・メモリは、1 個または複数のアルテラ FPGA で構成されるシステム用のコンフィギュレーション・データを格納するのに使用されます。フラッシュ・メモリの未使用部分はプロセッサ・コードまたはデータの格納に使用でき、FPGA コンフィギュレーション完了後に外部フラッシュ・インタフェースを介してアクセス可能です。アルテラはエンハンスド・コンフィギュレーション・デバイスの供給元 の追加を発表しました。詳しくは、プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16 Enhanced Configuration Devices およびホワイトペーパー「Using Intel Flash Memory Based EPC4, EPC8, and EPC16」を参照してください。

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EPC デバイスは 3 種類のフラッシュ・メモリをサポートしています。表 2–1に、すべての EPC デバイスでサポートされているフラッシュ・メモリを示します。外部フラッシュ・インタフェースは現在、EPC4 および EPC16 デバイスでサポートされています。EPC8 デバイスでのこの機能の使用についてはお問い合わせください。エンハンスド・コンフィギュレーション・デバイスには、3.3 V コアと I/O インタフェースがあります。コントローラ・チップは、さまざまなインタフェースと機能を実装した同期システムです。図 2-1に、エンハンスド・コンフィギュレーション・デバイスのブロック図を示します。コントローラ・チップは以下の 3 つの独立したインタフェースを備えています。 ■ コントローラとアルテラ FPGA 間のコンフィギュレーション・インタフェース ■ フラッシュ・メモリのイン・システム・プログラマビリティ（ISP）を可能にするコントローラ上の JTAG インタフェース ■ コントローラが外部プロセッサまたは Nios®_{エンベデッド・プロセッ} サを実装する FPGA と共有する外部フラッシュ・インタフェース（ISP およびコンフィギュレーション後に使用可能なインタフェース） 表 2–1. エンハンスド・コンフィギュレーション・デバイス・ フラッシュ・メモリ デバイス フラッシュ・メモリ EPC16 Intelフラッシュ(1) Sharpフラッシュ EPC8 Intelフラッシュ(1) Sharpフラッシュ EPC4 Intelフラッシュ(1) Micronフラッシュ表 2–1の注：

(1) プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source for EPC4,

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図 2-1. エンハンスド・コンフィギュレーション・デバイスのブロック図 エンハンスド・コンフィギュレーション・デバイスは、複数のコンフィギュレーション手法を備えています。従来のシングル・デバイスまたはシリアル・デバイス・チェイン用のパッシブ・シリアル (PS) コンフィギュレーション手法のサポートに加え、同時コンフィギュレーションおよびパラレル・コンフィギュレーションを備えています。同時コンフィギュレーション手法では、最大 8 つの PS デバイス・チェインを同時にコンフィギュレーションできます。FPP コンフィギュレーション手法では、 8 ビットのデータが各サイクルで FPGA にクロックされます。これらの手法により、従来の手法よりもコンフィギュレーション時間が大幅に短縮されます。さらに、エンハンスド・コンフィギュレーション・デバイスは、ダイナミック・コンフィギュレーション、すなわちページ・モード機能を備えています。この機能により、コンフィギュレーション・メモリに格納されている新しいイメージで、システム内のすべての FPGA をダイナミックにリコンフィギュレーションすることができます。最大 8 つの異なるシステム・コンフィギュレーションまたはページをメモリに格納し、それを PGM[2..0] ピンを使用して選択できます。8 ページのうち 1 ページを選択し、リコンフィギュレーション・サイクルを開始することにより、システムをダイナミックにリコンフィギュレーションできます。

Flash _Controller FPGA

JTAG/ISP Interface

Enhanced Configuration Device

Shared Flash Interface Shared Flash

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このページ・モード機能を外部フラッシュ・インタフェースと組み合わせて、システム・コンフィギュレーション・データのリモートおよびローカル・アップデートが可能です。エンハンスド・コンフィギュレーション・デバイスは、Stratix リモート・システム・コンフィギュレーション機能と互換性があります。 Stratix リモート・システム・コンフィギュレーションについて詳し

くは、「Stratix デバイス・ハンドブック」の「Using Remote System

Configuration with Stratix & Stratix GX Devices」の章を参照してください。その他のユーザ・プログラマブル機能は、以下のとおりです。 ■ コンフィギュレーション・データのリアルタイム復元 ■ プログラマブル・コンフィギュレーション・クロック (DCLK) ■ フラッシュ ISP ■ プログラマブル・パワー・オン・リセット遅延 (PORSEL)

FPGA

コンフィギュレーション

FPGA コンフィギュレーションは、コンフィギュレーション・コントローラ・チップにより管理されています。このプロセスには、フラッシュ・メモリからのコンフィギュレーション・データの読み出し、必要な場合の復元、適切な DATA[] ピンを介したコンフィギュレーション・データの送信、およびエラー状態の処理が含まれます。 POR の後、コントローラはフラッシュ・メモリからオプション・ビットを読み出して、ユーザ定義コンフィギュレーション・オプションを決定します。これらのオプションには、コンフィギュレーション手法、コンフィギュレーション・クロック速度、復元、およびコンフィギュレーション・ページの設定が含まれます。オプション・ビットは、フラッシュ・アドレス位置0x8000（ワード・アドレス）に格納され、512 ビットまたは 32 ワードのメモリを占有します。これらのオプション・ビットは、内部フラッシュ・インタフェースおよびデフォルトの 10 MHz 内部オシレータを使用して読み出されます。コンフィギュレーション設定の取得後、nSTATUS および CONF_DONE ラインをモニタして、FPGA がコンフィギュレーション・データを受け入れることが可能かどうかを確認します。FPGA がデータを受け入れ可能

な（nSTATUS が High、CONF_DONE が Low）場合、コントローラはDCLK

およびDATA[] 出力ピンを使用してデータ転送を開始します。コント

ローラは、POR またはリセット後にPGM[2..0] ピンをサンプリングす

ることによって、FPGA に送信されるコンフィギュレーション・ページを選択します。

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コンフィギュレーション・ユニットの機能は、コンフィギュレーション手法に応じて、復元データを FPGA に送信することです。エンハンスド・ コンフィギュレーション・デバイスは、n = 1、2、4、または 8（n は DATA[n]ライン上でDCLK サイクルごとに送信されるビット数）で、4 つ の同時コンフィギュレーション・モードをサポートします。値 n = 1 は、 従来の PS コンフィギュレーション手法に対応しています。値 n = 2、4、 および 8 は、それぞれ 2、4、または 8 つの異なる PS コンフィギュレーション・チェインの同時コンフィギュレーションに対応しています。さ

らに、FPGA は DATA の 8 ビットがDCLK サイクルごとに FPGA にクロッ

クされる FPP モードでコンフィギュレーションできます。コンフィギュレーション・バス幅 (n) に応じて、回路は非圧縮コンフィギュレーション・データを有効な DATA[n] ピンにシフトします。未使用のDATA[] ピンは Low にドライブします。コンフィギュレーション回路は、コンフィギュレーション・データを FPGA に送信するほか、送信可能なデータが不足しているときにコンフィギュレーションを中断する役割も果します。これはフラッシュ読み出し帯域幅がコンフィギュレーション書き込み帯域幅よりも狭いときにも発生します。コンフィギュレーションは、フラッシュからのデータの読み出しまたはデータの圧縮を待っているときに、FPGA への DCLK を停止することによって中断されます。このテクニックは「DCLK の中断」と呼ばれています。エンハンスド・コンフィギュレーション・デバイス・フラッシュ・メモリは、90 ns（約 10 MHz のアクセス・タイムを特長としています。そのため、フラッシュ読み出し帯域幅は約 160 Mbps（16 ビット・フラッシュ・データ・バス DQ[] で 10 MHz）に制限されています。ただし、アルテラ FPGA でサポートされるコンフィギュレーション速度はこれよりもはるかに高速であり、広いコンフィギュレーション書き込み帯域幅が得られます。例えば、100 MHz の Stratix FPP コンフィギュレーションには、800 Mbps（8 ビット DATA[] バスで 100 MHz）のレートのデータが必要です。これは、フラッシュ・メモリがサポート可能な 160 Mbps よりもはるかに高く、コンフィギュレーション時間の制限要因となっています。圧縮後は同じ容量のコンフィギュレーション・データがフラッシュ・メモリに占めるスペースが減少するため、圧縮によって有効なフラッシュ読み出し帯域幅が増加します。Stratix コンフィギュレーション・データの圧縮率は、約 2 であり、有効な読み出し帯域幅は 2 倍の約 320 Mbps になります。

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最後に、コンフィギュレーション・コントローラはコンフィギュレーション中のエラーも管理します。コンフィギュレーション・データの最終ビットが送信された 64DCLK サイクル以内に、FPGA が CONF_DONE 信号をデアサートしないと、CONF_DONE エラーが発生します。CONF_DONE エラーが検出されると、コントローラは OE ラインを Low にパルスし、それによってnSTATUSがLowにプルダウンされ、新たなコンフィギュレーション・サイクルが開始されます。 FPGA がコンフィギュレーション・データで障害を検出すると、CRC (Cyclic Redundancy Check) エラーが発生します。この障害は、コンフィギュレーション信号のシグナル・インテグリティの劣化など、ボード上でのノイズのカップリングが原因で発生する場合があります。FPGA によってこのエラーが通知される（nSTATUS ラインを Low にドライブして）と、コントローラはコンフィギュレーションを停止します。FPGA で Auto-Restart Configuration After Error オプションがイネーブルされ ている場合、FPGA はリセット・タイムアウト期間後に nSTATUS 信号を解放し、コントローラは FPGA のリコンフィギュレーションを試みます。 FPGA コンフィギュレーション・プロセスの完了後、コントローラは

DCLKを Low に、DATA[] ピンを High にドライブします。さらに、コント

ローラはフラッシュ・メモリへの内部インタフェースをトライ・ステートにし、フラッシュ・アドレスおよびコントロール・ライン上の内部ウィーク・プルアップをイネーブルにし、フラッシュ・データ・ライン上のバス・キープ回路をイネーブルにします。以下の項では、エンハンスド・コンフィギュレーション・デバイスでサポートされる FPP、PS、および同時コンフィギュレーションの各コンフィギュレーション手法について簡単に説明します。これらの手法を使用したアルテラ FPGA のコンフィギュレーションについて詳しくは、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。

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コンフィギュレーション信号表 2–2に、エンハンスド・コンフィギュレーション・デバイスとアルテラ FPGA 間のコンフィギュレーション信号接続をリストします。 表 2–2. コンフィギュレーション信号 エンハンスド・ コンフィギュ レーション・ デバイス・ピン アルテラ FPGAピン 説明 DATA[] DATA[] コンフィギュレーション・デバイスから FPGAに送信されるコンフィギュレーション・データで、DCLK の立ち上がりエッジでラッチされます。 DCLK DCLK コンフィギュレーション・デバイスが生成したクロック。FPGA はこのクロックを使用して DATA[] ピンに供給されるコンフィギュレーション・データをラッチします。 nINIT_CONF nCONFIG コンフィギュレーション・デバイスからのオープン・ドレイン出力であり、コンフィギュレーションの開始（INIT_CONF）JTAG 命令を使用して、FPGA リコンフィギュレーションを開始するのに使用されます。INIT_CONF JTAG命令が必要ない場合、この接続は不要です。nINIT_CONFがnCONFIGに接続されていない場合、nCONFIGは直接またはプルアップ抵抗を介して VCCに接続しなければなりません。 OE nSTATUS オープン・ドレインの双方向コンフィギュレーション・ステータス信号で、POR 時およびコンフィギュレーション時にエラーを通知するために、いずれかのデバイスによって Low にドライブされます。OE の Low パルスで、エンハンスド・コンフィギュレーション・デバイス・コントローラがリセットされます。

nCS CONF_DONE FPGA によってドライブされるコンフィギュレーション完了出力信号。

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ファースト・パッシブ・パラレル・コンフィギュレーション

Stratix シリーズおよび APEX II デバイスは、FPP モードのエンハンスド・コンフィギュレーション・デバイスを使用してコンフィギュレーションできます。このモードでは、エンハンスド・コンフィギュレーション・デバイスは、FPGA の DATA[7..0] 入力ピンに接続される DATA[7..0] ピン上で、DCLK サイクルごとに 1 バイトのデータを送信します。Stratix シリーズおよび APEX II FPGA は、DCLK サイクルごとにバイト幅のコンフィギュレーション・データを受信します。図 2-2に、FPP コンフィギュレーション・モードのエンハンスド・コンフィギュレーション・デバイスを示します。この図では、外部フラッシュ・インタフェースは使用されておらず、そのため大部分のフラッシュ・ピンが未接続になっています（注に記載したいくつかの例外があります )。プルアップ抵抗値、電源電圧、および MSEL ピン設定を含むコンフィギュレーション・インタフェース接続の詳細については、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。 図 2-2. FPPコンフィギュレーション Enhanced Configuration Device DCLK DATA[7..0] OE nCS nINIT_CONF (2) MSEL DCLK DATA[7..0] nSTATUS CONF_DONE nCONFIG VCC VCC GND GND (3) (3) nCE EXCLK Stratix Series or APEX II Device WE#C RP#C WP# PORSEL PGM[2..0] TMO WE#F RP#F A[20..0] RY/BY# CE# OE# DQ[15..0] VCC N.C. N.C. N.C. N.C. N.C. BYTE# (5) TM1 (3) (3) C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) A0-F A1-F A15-F A16-F (1) (1) n (6) (1) nCEO N.C. (4) (4) (4) VCCW V_CC(1)

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図 2-2の注： (1) VCCは、コンフィギュレーション・デバイスと同じ電源電圧に接続されていなければなりません。 (2) nINIT_CONFピンは、エンハンスド・コンフィギュレーション・デバイスに装備されており、常時アクティブな内部プルアップ抵抗があります。これはnINIT_CONF/nCONFIGラインには、外部プルアップ抵抗が不要であることを意味します。nINIT_CONFピンは、その機能を使用しない場合は接続する必要はありません。nINIT_CONFを使用しない場合、nCONFIGは直接または抵抗を介して VCCにプルアップする必要があります。 (3) エンハンスド・コンフィギュレーション・デバイスの OE およびnCSピンには、内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンで外部プルアップ抵抗を使用する必要はありません。内部プルアップ抵抗は Quartus®_{II ソフトウェアではデフォルトで使用されて} います。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and

OE pull-ups on configuration device オプションをチェックします。

(4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8を参照してください。

(5) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 から F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE# から VCCさらに、100 ピン PQFP および

88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。C-RP# から F-RP#、 C-WE#から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。

(6) FPP コンフィギュレーション・モードを選択するために、FPGA MSEL[] 入力ピンに接続します。詳しくは、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。

シングル・エンハンスド・コンフィギュレーション・デバイスを FPP モードで使用して、複数の FPGA をコンフィギュレーションできます。このモードでは、複数の Stratix シリーズおよび / または APEX II FPGA はデイジー・チェインで一緒にカスケード接続されます。最初の FPGA がコンフィギュレーションを完了すると、そのnCEOピンがアサートされて、2 番目の FPGA のnCEピンがアクティブになり、それによって 2 番目のデバイスがコンフィギュレーション・データのキャプチャを開始します。このセットアップでは、FPGA の CONF_DONE ピンがまとめて接続されているため、すべてのデバイスが初期化され、同時にユーザ・モードに入ります。エンハンスド・コンフィギュレーション・デバイスまたは FPGA の 1 個がエラーを検出した場合、nSTATUS ピンがまとめて接続されているため、チェイン全体でコンフィギュレーションが停止します（そして同時に再スタートします）。アルテラ FPGA はコンフィギュレーション・チェインでカスケード接続できますが、エンハンスド・コンフィギュレーション・デバイスは、大きなデバイス / チェインをコンフィギュレーションするためにカスケード接続することはできません。マルチ・デバイス FPP コンフィギュレーションのコンフィギュレーション回路図および詳細については、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。

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パッシブ・シリアル・コンフィギュレーション

Stratix シリーズ、Cyclone シリーズ、APEX II、APEX 20KC、APEX 20KE、 APEX 20K、および FLEX 10K デバイスは、PS モードのエンハンスド・コンフィギュレーション・デバイスを使用してコンフィギュレーションすることができます。このモードは FPP モードと同様ですが、FPGA には DCLK サイクルあたり 1 ビットのデータ (DATA[0]) しか送信されません。残りの DATA[7..1] 出力ピンは、このモードでは使用されず Low にドライブされます。シングル FPGA またはシングル・シリアル・チェインの PS コンフィギュレーションに対するコンフィギュレーション回路図は、（エンハンスド・コ

ンフィギュレーション・デバイスからの DATA[0] 出力のみ FPGA DATA0 入力ピンに接続され、残りの DATA[7..1] はフロート状態のままであることを除いて）FPP 回路図と同じです。マルチ・デバイス PS コンフィギュレーションのコンフィギュレーション回路図および詳細については、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。同時コンフィギュレーションエンハンスド・コンフィギュレーション・デバイスは、PS モードで複数の FPGA（または、FPGA チェイン）の同時コンフィギュレーションをサポートしています。同時コンフィギュレーションとは、エンハンスド・コンフィギュレーション・デバイスが DATA[n-1..0] ピン（n= 1、2、4 または 8）上で n ビットのコンフィギュレーション・データを同時に出力すること、および各 DATA[] ラインが異なる FPGA（チェイン）をシリアルにコンフィギュレーションすることをいいます。同時シリアル・チェイン数は、Quartus II ソフトウェアでユーザが定義し、1 から 8 の任意の数を指定できます。例えば、3 つの同時チェインでは 4 ビット PS モードを選択し、最下位 DATA ビットを FPGA または FPGA チェインに接続することができます。最上位 DATA ビット（DATA[3]）は接続しないでおきます。同様に、5、6、または 7 ビットの同時チェインでは、8 ビット PS モードを選択できます。図 2-3に、エンハンスド・コンフィギュレーション・デバイスを使用して、複数の FPGA を同時に PS モードでコンフィギュレーションするための回路図を示します。プルアップ抵抗値、電源電圧、および MSEL ピンの設定など、コンフィギュレーション・インタフェース接続について詳しくは、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。

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図 2-3. PSモードでの複数 FPGA の同時コンフィギュレーション（n=8） 図 2-3の注： (1) VCCは、コンフィギュレーション・デバイスと同じ電源電圧に接続します。 (2) nINIT_CONFピンは、エンハンスド・コンフィギュレーション・デバイスに装備されており、常時アクティブな内部プルアップ抵抗があります。これはnINIT_CONF/nCONFIGラインには、外部プルアップ抵抗が必要ないことを意味します。nINIT_CONFピンは、その機能を使用しない場合は接続する必要はありません。 nINIT_CONFを使用しない場合、nCONFIGは直接または抵抗を介してVCCにプルアップする必要があります。 (3) エンハンスド・コンフィギュレーション・デバイスの OE およびnCSピンには、内部プログラマブル・プルアップ抵抗があります。内部プルアップ抵抗が使用されている場合、これらのピンで外部プルアップ抵抗を使用する必要はありません。内部プルアップ抵抗は Quartus II ソフトウェアではデフォルトで使用されてい ます。内部プルアップ抵抗をオフにするには、プログラミング・ファイルの生成時に、Disable nCS and OE

pull-ups on configuration device オプションをチェックします。

(4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8を参照してください。

(5) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 から F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE# から VCCさらに、100 ピン PQFP および

88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。C-RP# から F-RP#、 C-WE#から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。 (6) FPGA MSEL[]入力ピンを PS コンフィギュレーション・モードを選択するように接続します。詳しくは、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章を参照してください。 DCLK DATA0 nSTATUS CONF_DONE nCONFIG VCC GND (3) nCE (3) FPGA0 VCC DCLK DATA0 nCONFIG nCE DCLK DATA0 GND GND FPGA1 FPGA7 Enhanced Configuration Device DCLK DATA0 OE nCS nINIT_CONF (2) WE#C RP#C WE#F RP#F A[20..0] RY/BY# CE# OE# DQ[15..0] DATA1 nSTATUS CONF_DONE nSTATUS CONF_DONE nCONFIG nCE DATA 7 N.C. N.C. N.C. N.C. N.C. (3) (3) EXCLK PORSEL PGM[2..0] GND TMO WP# VCC VCCW BYTE# (5) TM1 C-A0 (5) C-A1 (5) C-A15 (5) C-A16 (5) A0-F A1-F A15-F A16-F MSEL MSEL MSEL n n n (6) (6) (6) (1) (1) nCEO N.C. nCEO N.C. nCEO N.C. (1) (4) (4) (4) VCC (1)

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表 2–3に、エンハンスド・コンフィギュレーション・デバイスでサポートされる同時 PS コンフィギュレーション・モードの概要を示します。同時コンフィギュレーションのコンフィギュレーション回路図および詳細については、「コンフィギュレーション・ハンドブック」の「アルテラ・エンハンスド・コンフィギュレーション・デバイス」の章または該当する FPGA ファミリの章を参照してください。

外部フラッシュ・インタフェース

エンハンスド・コンフィギュレーション・デバイスは、外部 FPGA またはフラッシュ・メモリにアクセスするプロセッサをサポートします。フラッシュ・メモリの未使用領域は、外部デバイスがコードまたはデータを格納するのに使用できます。このインタフェースは、リモート・コンフィギュレーション機能を実装するシステム内でも使用できます。特定のコンフィギュレーション・ページ内のコンフィギュレーション・データは、外部フラッシュ・インタフェースを介してアップデートでき、システムは新しい FPGA イメージでリコンフィギュレーション可能です。このインタフェースは、Nios ブート・コードやアプリケーション・コードを格納するのにも役立ちます。 Stratix リモート・コンフィギュレーション機能について詳しくは、「Stratix

デバイス・ハンドブック」の「Using Remote System Configuration with Stratix & Stratix GX Devices」の章を参照してください。

表 2–3. PS モードでのエンハンスド・コンフィギュレーション・ デバイス モード名 モード（n =） (1) 使用する出力 未使用出力 パッシブ・シリアル・モード 1 DATA0 DATA[7..1]はLow にドライブします。マルチ・デバイス・パッシブ・シリアル・モード

2 DATA[1..0] DATA[7..2]は Low にドライブします。

マルチ・デバイス・パッシブ・シリアル・モード

4 DATA[3..0] DATA[7..4]はLow にドライブします。マルチ・デバイス・パッシブ・シリアル・モード 8 DATA[7..0] -表 2–3の注： (1) これは各コンフィギュレーション・モードの有効な DATA 出力数です。

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フラッシュ・メモリのアドレス、データ、およびコントロール・ポートは、内部でエンハンスド・コンフィギュレーション・デバイス・コントローラおよび外部デバイス・ピンに接続されます。フラッシュ・インタフェースが使用可能な場合、外部ソースはこれらの外部デバイス・ピンをドライブしてフラッシュ・メモリにアクセスできます。外部フラッシュ・インタフェースは、コンフィギュレーション・コントローラ・チップとの共有バス・インタフェースです。コンフィギュレーション・コントローラはプライマリ・バス・マスタです。バス・アービトレーション・サポートがないため、外部デバイスはコントローラがフラッシュへの内部インタフェースをトライ・ステートにしたときにのみフラッシュ・インタフェースにアクセスできます。コントローラと外部デバイスによる同時アクセスは競合を引き起こし、コンフィギュレーション障害やプログラミング障害が発生します。内部フラッシュ・インタフェースは外部フラッシュ・インタフェース・ピンに直接接続されるため、コントローラ・フラッシュ・アクセス・サイクルは外部フラッシュ・インタフェース・ピンをトグルします。外部デバイスはこのようなタイミングでは、フラッシュ・インタフェースをトライ・ステートにしてフラッシュ・インタフェース・ピンでの遷移を無視できなければなりません。外部フラッシュ・インタフェース信号は、イン・システム・プログラミングおよびコンフィギュレーション時に競合の原因となるため、複数のエンハンスド・コンフィギュレーション・デバイス間では共有できません。このような場合、エンハンスド・コンフィギュレーション・デバイス内のコントローラ・チップはフラッシュ・メモリにアクティブにアクセスします。したがって、エンハンスド・コンフィギュレーション・デバイスは共有フラッシュ・バス・インタフェースをサポートしていません。エンハンスド・コンフィギュレーション・デバイス・コントローラ・チップは、以下の場合にフラッシュ・メモリにアクセスします。 ■ FPGAコンフィギュレーション — フラッシュからのコンフィギュレーション・データの読み出し ■ JTAGベースのフラッシュ・プログラミング — フラッシュへのコンフィギュレーション・データの格納 ■ POR 時 — フラッシュからのオプション・ビットの読み出し

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これらの動作では、外部 FPGA/ プロセッサはフラッシュ・メモリへのインタフェースをトライ・ステートにする必要があります。コンフィギュレーションおよびプログラミング後、エンハンスド・コンフィギュレーション・デバイスのコントローラは、内部インタフェースをトライ・ステートにしてアイドル・モードに移行します。外部フラッシュ・インタフェースを介してフラッシュにアクセスするためにコンフィギュレー ション・サイクルを中断するように外部デバイスは FPGA の nCONFIG 入力を Low に保持することができます。nSTATUS-OE ラインを Low に 保持して、コンフィギュレーション・デバイスをリセット状態に維持することによって、外部フラッシュ・アクセスが可能になります。外部フラッシュ・インタフェース機能のソフトウェア・サポートについて詳しくは、「コンフィギュレーション・ハンドブック Volume 2」の「アルテラ・エンハンスド・コンフィギュレーション・デバイス」の章を参照してください。フラッシュ・コマンド、タイミング、メモリ構成、および書き込み保護機能について詳しくは、下記のドキュメントを参照してください。

■ Micron フラッシュ・ベースの EPC4 については、www.micron.com の

Micron Flash Memory MT28F400B3 Data Sheet を参照してください。

■ Sharp フラッシュ・ベースの EPC16 については、www.sharpsma.com

の Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices を 参照してください。

■ Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet については、

www.intel.com にアクセスしてください。

図 2-4に、外部フラッシュ・インタフェースを使用した FPP コンフィギュレーション回路を示します。

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図 2-4. 外部フラッシュ・インタフェース付き FPP コンフィギュレーション 注 (1)

図 2-4の注：

(1) EPC8 エンハンスド・コンフィギュレーション・デバイスでの外部フラッシュ・インタフェース・サポートについてはお問い合わせください。

(2) EPC16 デバイスのピン A20、EPC8 デバイスのピン A20 および A19、EPC4 デバイスのピン A20、A19、および A18 はフロート状態でなければなりません。これらのピンは非接続ピンですので、どの信号にも接続しないでください。

(3) 100 ピン PQFP パッケージでは、以下のピンを外部で接続する必要があります。C-A0 から F-A0、C-A1 から F-A1、C-A15 から F-A15、C-A16 から F-A16、および BYTE # から VCC。さらに、100 ピン PQFP およ

び 88 ピン Ultra FineLine BGA パッケージの両方で以下のピン接続を行う必要があります。C-RP# から F-RP#、C-WE# から F-WE#、TM1 から VCC、TM0 から GND、および WP# から VCC 。

(4) PORSEL、PGM[]、および EXCLK ピンの接続については、表 2–8を参照してください。 (5) RY/BY# ピンは、Sharp フラッシュ・ベースの EPC8 および EPC16 にのみ装備されています。

MSEL DCLK DATA[7..0] nSTATUS CONF_DONE nCONFIG VCC VCC GND nCE Stratix Series or

APEX II Device WE#

RP# A[20..0] RY/BY# CE# OE# DQ[15..0] PLD or Processor Enhanced Configuration Device DCLK DATA[7..0] OE nCS nINIT_CONF WE#C RP#C WE#F RP#F A[20..0] (2) RY/BY# (5) CE# OE# DQ[15..0] GND EXCLK WP# PORSEL PGM[2..0] TMO VCC VCCW BYTE# (3) TM1 C-A0 (3) C-A1 (3) C-A15 (3) C-A16 (3) A0-F A1-F A15-F A16-F n nCEO N.C. (4) (4) (4) VCC

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ダイナミック・コンフィギュレーション（ページ・モード）

ダイナミック・コンフィギュレーション（またはページ・モード）機能により、エンハンスド・コンフィギュレーション・デバイスは、システム内のすべての FPGA に対する最大 8 つの異なるデザイン・セットを格納できます。次に、エンハンスド・コンフィギュレーション・デバイスが FPGA コンフィギュレーションに使用するページ（コンフィギュレーション・ファイル・セット）を選択できます。ダイナミック・コンフィギュレーション、すなわちページ・モード機能により、出荷時のデフォルトであるフェイル・セーフ・コンフィギュレーションとアプリケーション・コンフィギュレーションの最低 2 ぺージを格納できます。フェイル・セーフ・コンフィギュレーション・ぺージはシステム製造時にプログラムでき、アプリケーション・コンフィギュレーション・ページはリモートまたはローカル・アップデートをサポートできます。これらのリモート・アップデートはシステムの機能と性能を追加または強化できます。ただし、リモート・アップデート機能ではコンフィギュレーション・データを破損するリスクを伴います。このような破損時には、システムは自動的にフェイル・セーフ・コンフィギュレーションに切り替えて、システムのダウンタイムを回避することができます。エンハンスド・コンフィギュレーション・デバイスのページ・モード機能は、Stratix リモート・システム・コンフィギュレーション機能と連携して、システムに対するインテリジェント・リモート・アップデートを可能にします。

Stratix FPGA のリモート・アップデートについて詳しくは、「Stratix デバイス・ハンドブック」の「Using Remote System Configuration with Stratix & Stratix GX Devices」の章を参照してください。

3 本の PGM[2..0] 入力ピンは、コンフィギュレーションに使用するページを管理します。これらのピンは OE が High になったときに、各フィギュレーション・サイクルの初めにサンプリングされます。ページ・モードの選択によって、PGM[2..0] ピンをスイッチングし、nCONFIG をアサートすることによって、FPGA の機能をダイナミックにリコンフィギュレーションできます。ページ 0 はデフォルト・ページとして定義され、PGM[2] ピンが最上位ビット (MSB) です。 PGM[2..0]入力ピンは、この機能の使用の有無に関係なく、ボード上でフロート状態にしてはなりません。この機能を使用しない場合は、PGM[2..0] ピンを GND に接続してデフォルトのページ 000 を選択してください。

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エンハンスド・コンフィギュレーション・デバイス・ページは、メモリ内でダイナミックにサイズ調整される領域です。各ページの開始アドレスと長さは、最初のプログラミング中にフラッシュ・メモリのオプション・ビット・スペースにプログラムされます。以降のすべてのコンフィギュレーション・サイクルでは、PGM[] ピンがサンプリングされ、オプション-ビット情報を使用して、対応するコンフィギュレーション・ページの初めにジャンプします。各ページには、エンハンスド・コンフィギュレーション・デバイスに接続されているシステム内のすべての FPGA に対するコンフィギュレーション・ファイルがなければなりません。例えば、システムに 3 つのコンフィギュレーション・ページが必要で、2 個の FPGA が含まれる場合、各ページは 2 つの SRAM オブジェクト・ ファイル（.sof）を格納し、コンフィギュレーション・デバイスには合 計 6 つの SOF が含まれます。さらに、すべてのエンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション手法（PS、FPP、および同時 PS）は、ページ・モード機能でサポートされます。シングルエ・ンハンスド・コンフィギュレーション・デバイスを使用してコンフィギュレーション可能なページ数やデバイス数は、フラッシュ・メモリのサイズによってのみ制限されます。 Quartus II ソフトウェアを使用したページ・モード機能の実装およびプログラミング・ファイル生成のステップについて詳しくは、「コンフィギュレーション・ハンドブック Volume 2」の「アルテラ・エンハンスド・コンフィギュレーション・デバイス」の章を参照してください。

リアルタイム復元

エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレーション・データのオンチップ・リアルタイム復元をサポートしています。 FPGA コンフィギュレーション・データは、Quartus II ソフトウェアによって圧縮され、エンハンスド・コンフィギュレーション・デバイスに格納されます。コンフィギュレーション時に、エンハンスド・コンフィギュレーション・デバイス内部の復元エンジンは、コンフィギュレーション・データを復元または展開します。この機能により、エンハンスド・コンフィギュレーション・デバイスの有効コンフィギュレーション集積度は、EPC4、EPC8、EPC16 ではそれぞれ最大 7、15、または 30 M ビットに増加します。

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エンハンスド・コンフィギュレーション・デバイスは、FPGA へのパラレル 8 ビット・データ・バスもサポートしており、コンフィギュレーション時間を短縮します。ただし、FPGA データの送信時間はフラッシュ読み出し帯域幅によって制限される場合もあります。例えば、FPP（バイト幅データ / サイクル）モードにおいてコンフィギュレーション速度 66 MHz で APEX II デバイスをコンフィギュレーションする場合、FPGA 書き込み帯域幅は 8 ビット × 66 MHz = 528 Mbps となります。ただし、フラッシュ・リード・インタフェースは約 10 MHz に制限されます（フラッシュのアクセス時間が約 90 ns であるため）。これは、16 ビット × 10 MHz = 160 Mbps のフラッシュ読み出し帯域幅に相当します。そのため、コンフィギュレーション時間はフラッシュ読み出し時間によって制限されます。コンフィギュレーション・データが圧縮される場合、フラッシュから読み出す必要があるデータ量は約 50% 低減されます。16 ビットの圧縮データが 30 ビットの非圧縮データを生成する場合、フラッシュ読み出し帯域幅は 30 ビット × 10 MHz = 300 Mbps に増加し、全体のコンフィギュレーション時間が短縮されます。

Compression Modeをオンにすると、Quartus IIソフトウェアのConfiguration

Device Optionsウィンドウで、コントローラの復元機能をイネーブルにすることができます。

エンハンスド・コンフィギュレーション・デバイスでサポートされる復元機能は、Stratix II FPGA および Cyclone シリーズでサポートされている復元機能とは異なります。エンハンスド・コンフィギュレーション・デバイスを使用して Stratix II FPGA または Cyclone シリーズをコンフィギュレーションする場合、アルテラではコンフィギュレーション時間を短縮するためにのみ、Stratix II FPGAまたはCycloneシリーズで復元をイネーブルにすることを推奨しています。アルテラ・デバイスに使用されている圧縮アルゴリズムは、FPGA コンフィギュレーション・ビットストリーム向けに最適化されています。 FPGA には、（高性能化と配線性向上のために）何層かの配線構造があるため、大量のリソースが未使用になります。これらの未使用配線およびロジック・リソース、そして初期化されていないメモリ構造のために、大量のコンフィギュレーション RAM ビットがディセーブル状態になります。アルテラ独自の圧縮アルゴリズムには、このようなビットストリームの質という利点があります。圧縮の効果に関する一般的な指針は、デバイスのロジック / 配線利用率が向上するほど圧縮率が低下することです（ここで、圧縮率とは元のビットストリーム・サイズを圧縮後のビットストリーム・サイズで除算したものです）。

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さまざまなロジック利用率を持つ一連のデザインをベースにした Stratix デザインでは、最小圧縮率が 1.9 であり、これらのデザインに対して約 47% のサイズ縮小が観察されました。表 2–4に、一連の Stratix デザインでの圧縮率の例を示します。これらの数値は、圧縮ビットストリームを格納するのに十分なコンフィギュレーション・メモリを割り当てる際の、目安となる指針（仕様ではなく）として役立ちます。

プログラマブル・コンフィギュレーション・クロック

コンフィギュレーション・クロック（DCLK）の速度は、ユーザがプログラム可能です。プログラマブル・オシレータまたは外部クロック入力ピン（EXCLK）の 2 つのクロック・ソースのうち 1 つは、コンフィギュレーション・クロックの合成に使用できます。コンフィギュレーション・クロック周波数は、クロック・ディバイダ回路を使用してさらに合成可能です。このクロックは N カウンタで分周して、DCLK 出力を生成できます。N ディバイダは、1 から 16 の間のすべての整数ディバイダだけでなく、1.5 ディバイダおよび 2.5 ディバイダもサポートしています。非整数除数以外のすべてのクロック分周のデューティ・サイクルは、50% です（非整数ディバイダでは、デューティ・サイクルは 50% にはなりません）。クロック・ディバイダ・ユニットのブロック図については、図 2-5を参照してください。 表 2–4. Stratix 圧縮率注 (1) 最小平均ロジック利用数 98% 64% 圧縮率 1.9 2.3 %サイズ削減 47% 57% 表 2–4の注： (1) これらの数値は暫定仕様です。これらは仕様ではなく、指針となることを意図したものです。

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図 2-5. クロック・ディバイダ・ユニット DCLK周波数は、FPGAがサポートする最大DCLK周波数によって制限されています。 FPGA がサポートする最大 DCLK 入力周波数は、「コンフィギュレーション・ハンドブック」の該当する FPGA ファミリの章で規定されています。コントローラ・チップは、4 つの異なる周波数を出力可能なプログラマブル・オシレータを備えています。表 2–5に示すように、様々な設定により、10 MHz、33 MHz、50 MHz、および 66 MHz の周波数でクロック出力を生成します。 Configuration Device

Clock Divider Unit Divide by N External Clock (Up to 100 MHz) Internal Oscillator 10 MHz 33 MHz 50 MHz 66 MHz DCLK 表 2–5. 内部オシレータ周波数 周波数設定 最小 (MHz) 標準 (MHz) 最大 (MHz) 10 6.4 8.0 10.0 33 21.0 26.5 33.0 50 32.0 40.0 50.0 66 42.0 53.0 66.0

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クロック・ソース、オシレータ周波数、およびクロック・ディバイダ (N) 設定は、Quartus II ソフトウェアで、Device Settings ウィンドウまたは

Convert Programming Files ウィンドウ内の Configuration Device Options にアクセスすることによって行うことができます。同じウィン ドウを使用して、内部オシレータか外部クロック(EXCLK) 入力ピンをコンフィギュレーション・クロック・ソースとして選択できます。デフォルト設定では、除算係数 1 の 10 MHz 設定で、内部オシレータをクロック・ソースとして選択します。コンフィギュレーション・クロック・ソース、周波数、およびディバイダの設定方法について詳しくは、「コンフィギュレーション・ハンドブック Volume 2」の「アルテラ・エンハンスド・コンフィギュレーション・デバイス」の章を参照してください。

フラッシュ・イン・システム・プログラミング（ISP）

エンハンスド・コンフィギュレーション・デバイス内部のフラッシュ・メモリは、JTAG インタフェースおよび外部フラッシュ・インタフェースを介してイン・システムでプログラムできます。エンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション・コントローラにより、JTAG ベースのプログラミングが容易になります。外部フラッシュ・インタフェース・プログラミングでは、フラッシュをコントロールするために外部プロセッサまたは FPGA を必要とします。エンハンスド・コンフィギュレーション・デバイスのフラッシュ・メモリは、100,000 消去サイクルをサポートしています。 JTAGベースのプログラミング IEEE Std. 1149.1 JTAG バウンダリ・スキャンは、エンハンスド・コンフィギュレーション・デバイスに実装されており、配線および機能のテストを容易にします。エンハンスド・コンフィギュレーション・デバイスは ISP モードもサポートしています。エンハンスド・コンフィギュレーション・デバイスは、IEEE Std. 1532 ドラフト 2.0 規格に準拠しています。コンフィギュレーション・コントローラの JTAG ユニットはフラッシュ・メモリと直接通信します。コントローラは、ISP 命令を処理し、必要なフラッシュ動作を実行します。エンハンスド・コンフィギュレーション・デバイスは、10 MHz の最大 JTAG TCK 周波数をサポートしています。

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JTAG ベースの ISP 時には、外部フラッシュ・インタフェースは使用できません。JTAG インタフェースがフラッシュ・メモリをプログラムする前、オプションの JTAG 命令 (PENDCFG) を使用して、FPGA の nCONFIG ピンを（nINIT_CONF ピンを介して）アサートすることができます。これにより、FPGA をリセット状態に維持し、内部フラッシュ・アクセスを終了させます。この機能により、JTAG ISP と外部 FPGA/ プロセッサが同時にフラッシュにアクセスするときに、フラッシュ・ピンでの競合を防止します。コンフィギュレーション開始（nINIT_CONF）JTAG 命令がアップデートされると、nINIT_CONF ピンが解放されます。結果として、FPGA はフラッシュに格納されている新しいコンフィギュレーション・データによりコンフィギュレーションされます。

この機能は、Programmer options ウィンドウ（Options メニュー）の

Initiate configuration after programming オプションをイネーブルにす

ることにより、Quartus II ソフトウェアのプログラミング・ファイルに追加できます。外部フラッシュ・インタフェース経由のプログラミングこの方法により、（16 ビット・データ・バスを使用した）フラッシュ・メモリのパラレル・プログラミングが可能です。外部プロセッサまたは FPGA はフラッシュ・コントローラとして機能し、(UART、Ethernet、 PCI などの通信リンクを介して ) プログラミング・データにアクセスします。外部フラッシュ・インタフェースは、プログラム、消去、および検証動作に加えて、ブロック / セクタ保護命令もサポートしています。保護コマンド、領域、ロック・ビットの情報については、該当するフラッシュ・データシートを参照してください。

■ Micron フラッシュ・ベースの EPC4 については、www.micron.com の

Micron Flash Memory MT28F400B3 Data Sheet を参照してください。

■ Sharp フラッシュ・ベースの EPC16 については、www.sharpsma.com

の Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devices を 参照してください。

■ Intel Advanced Boot Block Flash Memory (B3) 28F008/800B3, 28F016/160B3, 28F320B3, 28F640B3 Datasheet については、

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外部フラッシュ・インタフェース・プログラミングは、コンフィギュレーション・コントローラが（内部インタフェースをトライ・ステートにして）フラッシュ・アクセスを放棄している場合にのみ使用できます。コントローラが（コンフィギュレーションまたは JTAG ベースの ISP 時に）フラッシュ・アクセスを放棄していない場合、外部プログラミングの開始前に、コントローラをリセット状態に保持する必要があります。FPGA nCONFIGラインをロジックLow レベルに保持することによって、コントローラをリセットできます。これにより、nSTATUS-OE ラインを Low に保持することによって、コントローラをリセット状態に保持し、外部フラッシュ・アクセスを可能にします。エンハンスド・コンフィギュレーション・デバイスの最初のプログラミングが、イン・システムで外部フラッシュ・インタフェースを介して実行される場合、コントローラは FPGA nCONFIG ラインを Low にドライブすることによってリセット状態を維持し、フラッシュ・インタフェースでの競合を防止する必要があります。

ピンの説明

表 2–6から2–8では、エンハンスド・コンフィギュレーション・デバイスのピンについて説明します。これらの表には、コンフィギュレーション・インタフェース・ピン、外部フラッシュ・インタフェース・ピン、 JTAGインタフェース・ピン、およびその他のピンが含まれています。 表 2–6. コンフィギュレーション・インタフェース・ピン ( 1 / 2 ) ピン名 ピン・タイプ 説明 DATA[7..0] 出力これはコンフィギュレーション・データ出力バスです。DATA は DCLK の各立ち下がりエッジで変化します。DATA は、DCLK の立ち上がりエッジで FPGAにラッチされます。 DCLK 出力エンハンスド・コンフィギュレーション・デバイスからの DCLK 出力ピンは、FPGA コンフィギュレーション・クロックとして動作します。DATA は、FPGA により DCLK の立ち上がりエッジでラッチされます。 nCS 入力 nCSピンは、エンハンスド・コンフィギュレーション・デバイスへの入力で、すべてのコンフィギュレーション・データが FPGA に送信された後、エラー検出のために FPGA の CONF_DONE 信号に接続されます。FPGA は、

nCONFIGがアサートされているときには、常にnCSおよび OE を Low にドラ イブします。このピンには、Disable nCS and OE pull-ups on configuration

deviceオプションにより、Quartus II ソフトウェアでディセーブル / イネーブルできるプログラマブルな内部ウィーク・プルアップ抵抗が含まれています。

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nINIT_CONF オープン・ドレイン 出力 nINIT_CONFピンは、プライベート JTAG 命令により、エンハンスド・コンフィギュレーション・デバイスからコンフィギュレーションを開始する FPGA上のnCONFIGピンに連絡できます。このピンには、常時アクティブな内部ウィーク・プルアップ抵抗があります。nINIT_CONF ピンは、その機能を使用しない場合は接続する必要はありません。nINIT_CONFを使用しない場合、nCONFIGは直接または抵抗を介して VCCにプルアップする必要があります。 OE 双方向オープン・ドレインこのピンは POR が完了していない場合は、Low にドライブされます。ユーザが選択可能な 2 ms または 100 ms カウンタは、初期パワーアップ中に電圧レベルを安定させるために、OE の解放を延期します。POR 時間は外部で OE を Low に保持することによって延長可能です。OE は、FPGA の

nSTATUS信号に接続されます。エンハンスド・コンフィギュレーション・

デバイス・コントローラが OE を解放した後、FPGA コンフィギュレーション・プロセスの開始前に、nSTATUS-OEラインが High になるのを待ちま す。このピンには、Disable nCS and OE pull-ups on configuration device オプションにより、Quartus II ソフトウェアでディセーブル / イネーブルできるプログラマブルな内部ウィーク・プルアップ抵抗が含まれています。

表 2–6. コンフィギュレーション・インタフェース・ピン ( 2 / 2 )

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表 2–7. 外部フラッシュ・インタフェース・ピン ( 1 / 3 ) ピン名 ピン・タイプ 説明 A[20..0] 入力これらのピンは、フラッシュ・メモリの読み出しおよび書き込み動作のためのアドレス入力です。ライト・サイクル中、アドレスは内部でラッチされます。外部フラッシュ・インタフェースを使用しないときには、これらのピンはフロート状態にしておきます（以下にいくつかの例外を示します）。これらのフラッシュ・アドレス、データ、およびコントロール・ピンは、内部でコンフィギュレーション・コントローラに接続されています。 100ピン PQFP パッケージでは、4 本のアドレス・ピン（A0、A1、A15、および A16）は内部でコントローラに接続されていません。外部フラッシュ・インタフェースを使用しない場合でも、ボード上で C-A[] ピンと F-A[]ピン間でこれらのループ・バック接続を行う必要があります。その他のアドレス・ピンはすべて内部でパッケージに接続されます。 88ピン Ultra FineLine BGA パッケージでは、すべてのアドレス・ピンは内部で接続されています。

EPC16デバイスのピン A20、EPC8 デバイスのピン A20 および A19、EPC4 デバイスのピン A20、A19、および A18 はノン・コネクトです。これらのピンはボード上でフロート状態になっている必要があります。 DQ[15..0] _双方向 _{これはフラッシュ・メモリとコントローラ間のフラッシュ・データ・バ} ス・インタフェースです。コントローラまたは外部ソースは、フラッシュ・コマンドおよびデータ・ライト・バス・サイクル中に、DQ[15..0] をドライブします。データ・リード・サイクル中、フラッシュ・メモリは DQ[15..0]をコントローラまたは外部デバイスにドライブします。外部フラッシュ・インタフェースを使用しないときは、これらのピンをボード上でフロート状態にしておきます。 CE# 入力アサート時にフラッシュ・メモリをアクティブにする、アクティブ Low フラッシュ入力ピン。このピンが High のときはデバイスを選択解除して、消費電力をスタンバイ・レベルにまで低減します。このフラッシュ入力ピンは、内部でコントローラに接続されています。外部フラッシュ・インタフェースを使用していないときは、このピンをボード上でフロート状態にしておきます。

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RP# (1) 入力アサート時にフラッシュをリセットする、アクティブ Low フラッシュ入力ピン。High のときは通常動作が可能です。Low のときにはフラッシュ・メモリへの書き込み動作を禁止し、電源遷移中にデータを保護します。このフラッシュ入力は、内部でコントローラに接続されていません。そのため、外部フラッシュ・インタフェースを使用しない場合でも、ボード上で C-RP# と F-RP# 間で外部ループ・バック接続を行う必要があります。外部フラッシュ・インタフェースを使用するときは、ループ・バックと共に外部デバイスを RP# ピンに接続します。 OE# 入力アクティブ Low フラッシュ・コントロール入力で、フラッシュ・リード・サイクル中に、コントローラまたは外部デバイスによってアサートされます。アサートされると、フラッシュ出力ピンのドライバをイネーブルにします。外部フラッシュ・インタフェースを使用していないときは、このピンをボード上でフロート状態にしておきます。 WE# (1) 入力アクティブ Low フラッシュ・ライト・ストローブで、フラッシュ・ライト・サイクル中にコントローラまたは外部デバイスによってアサートされます。アサートされると、フラッシュ・メモリへの書き込みをコントロールします。フラッシュ・メモリでは、アドレスとデータは WE# パルスの立ち上がりエッジでラッチされます。このフラッシュ入力は、内部でコントローラに接続されていません。そのため、外部フラッシュ・インタフェースを使用しない場合でも、ボード上で C-WE# と F-WE# 間で外部ループ・バック接続を行う必要があります。外部フラッシュ・インタフェースを使用するときは、ループ・バックと共に外部デバイスを WE# ピンに接続します。 WP# 入力このピンは通常、ボード上の VCCまたはグランドに接続されています。コントローラは競合を引き起こす可能性があるためこのピンをドライブしません。ブロック消去 / プログラミング時間を短縮するために、VCCへの接続が推奨されており、これによって Quartus II ソフトウェアを使用したデバイスのプログラミング時に必要なフラッシュ・ボトム・ブート・ブロックのプログラミングが可能になります。外部フラッシュ・インタフェースを使用していないときでも、このピンは VCCに接続しておく必要があります。 VCCW 電源ブロック消去、全チップ消去、ワード書き込み、またはロック・ビット・コンフィギュレーション電源。外部フラッシュ・インタフェースを使用していないときでも、このピンは 3.3 Vの VCC電源に接続します。 表 2–7. 外部フラッシュ・インタフェース・ピン ( 2 / 3 ) ピン名 ピン・タイプ 説明

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RY/BY# 出力フラッシュは書き込みまたは消去動作が完了するとこのピンをアサートします。このピンはコントローラに接続されていません。RY/BY# は、Sharp フラッシュ・ベースの EPC8 および EPC16 でのみ使用可能です。(2) 外部フラッシュ・インタフェースを使用していないときは、このピンをフロート状態にしておきます。 BYTE# 入力これはフラッシュ・バイト・イネーブル・ピンで、100 ピン PQFP パッケージのエンハンスド・コンフィギュレーション・デバイスにのみ装備されています。外部フラッシュ・インタフェースを使用していないとき（コントローラが 16ビット・モードでフラッシュを使用する場合）でも、このピンは VCCに接続しておく必要があります。表 2–7の注： (1) これらのピンは、フラッシュ・メモリの製造テスト中に 12 V にドライブできます。コントローラは 12 V レベルを許容できないため、パッケージ内部ではコントローラからこれらのピンに接続されません。代わりに、2 本の別々のピンとして使用できます。ボード・レベルで 2 本のピンを接続する（例えば、プリント基板（PCB）上で、コントローラのC-WE#ピンをフラッシュ・メモリのF-WE#ピンに接続）必要があります。 (2) 詳しくは、プロセス変更通知 PCN0506: Addition of Intel Flash Memory As Source For EPC4, EPC8 & EPC16

Enhanced Configuration Devices およびホワイトペーパー「Using Intel Flash Memory Based EPC4, EPC8 and

EPC16」を参照してください。 表 2–8. JTAG インタフェース・ピンおよびその他の必要なコントローラ・ピン ( 1 / 2 ) ピン名 ピン・タイプ 説明 TDI 入力これは JTAG データ入力ピンです。 JTAG回路が使用されていない場合は、このピンを VCCに接続します。 TDO 出力これは JTAG データ出力ピンです。 JTAG回路が使用されていない場合は、このピンを接続しないでください（フロート状態にしておきます）。 TCK 入力これは JTAG クロック・ピンです。 JTAG回路が使用されていない場合は、このピンを GND に接続します。 TMS 入力これは JTAG モード・セレクト・ピンです。 JTAG回路が使用されていない場合は、このピンを VCCに接続します。 表 2–7. 外部フラッシュ・インタフェース・ピン ( 3 / 3 ) ピン名 ピン・タイプ 説明