タイミング情報
図2-7は、エンハンスド・コンフィギュレーション・デバイス使用時の コンフィギュレーション・タイミング波形を示しています。図2-7. エンハンスド・コンフィギュレーション・デバイス使用時のコンフィギュレーション・
タイミング波形
図2-7の注：
(1) エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレーション後にDCLKをLowにドライ ブします。
(2) エンハンスド・コンフィギュレーション・デバイスは、コンフィギュレーション後にDATA[]をHighにド ライブします。
tJPSU JTAGポートのセットアップ・タイム 20 ns
tJPH JTAGポートのホールド・タイム 45 ns
tJPCO JTAGポートの「Clock-to-Output」遅延 25 ns tJPZX JTAGポートのハイ・インピーダンスから有効出力まで 25 ns tJPXZ JTAGポートの有効出力からハイ・インピーダンスまで 25 ns tJSSU キャプチャ・レジスタのセットアップ・タイム 20 ns tJSH キャプチャ・レジスタのホールド・タイム 45 ns tJSCO アップデート・レジスタの「Clock-to-Output」遅延 25 ns tJSZX アップデート・レジスタのハイ・インピーダンスから
有効出力まで
25 ns
tJSXZ アップデート・レジスタの有効出力からハイ・インピー ダンスまで
25 ns
表2–11. JTAGタイミング・パラメータと値 ( 2 / 2 )
シンボル パラメータ 最小 最大 単位
Tri-State User Mode
tLOE
tLC tHC tCE
tOE
bit/byte bit/byte
2 n
bit/byte Driven High 1
Tri-State OE/nSTATUS
nCS/CONF_DONE
DCLK DATA
User I/O INIT_DONE nINIT_CONF or VCC/nCONFIG
(1) (2)
表2–12は、エンハンスド・コンフィギュレーション・デバイス使用時の タイミング・パラメータを定義しています。
フラッシュ・メモリ（外部フラッシュ・インタフェース）タイミング情 報については、アルテラ・ウェブサイト（www.altera.co.jp）の該当す るフラッシュ・データシートを参照してください。
■ Micronフラッシュ・ベースのEPC4については、Micron MT28F400B3 Data Sheet Flash Memory Used in EPC4 Devicesを参照してください。
■ Sharpフラッシュ・ベースのEPC16については、Sharp LHF16J06 Data Sheet Flash Memory Used in EPC16 Devicesを参照してください。
■ Intelフラッシュ・ベースのEPC4およびEPC16については、Intel Flash 28F016B3を参照してください。
表2–12.エンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション・
パラメータ ( 1 / 2 )
シンボル パラメータ 条件 最小 標準 最大 単位
fDCLK DCLK周波数 40%デューティ・
サイクル
66.7 MHz
tDCLK DCLKの周期 15 ns
tHC DCLKデューティ・サイクルHigh時間 40%デューティ・
サイクル
6 ns
tLC DCLKデューティ・サイクルLow時間 40%デューティ・
サイクル
6 ns
tCE OEから最初のDCLK遅延 40 ns
tOE OEから最初のDATA利用可能 40 ns
tOH DCLK立ち上がりエッジからDATA変化 (1) ns
tCF (2) OE アサートからDCLKディセーブル遅延 277 ns
tDF (2) OEアサートからDATAディセーブル遅延 277 ns tRE (3) DCLK立ち上がりエッジからOE 60 ns
tLOE リセットを保証するOEアサート時間 60 ns
fECLK EXCLK入力周波数 40%デューティ・
サイクル
100 MHz
tECLK EXCLK入力周期 10 ns
tECLKH EXCLK入力デューティ・サイクルHigh時間 40%デューティ・
サイクル
4 ns
動作条件
表2–13から2–17は、エンハンスド・コンフィギュレーション・デバイ スの絶対最大定格、推奨動作条件、DC動作条件、電源電流値、および ピン・キャパシタンス・データについての情報を示したものです。tECLKL EXCLK入力デューティ・サイクルLow時間 40%デューティ・
サイクル
4 ns
tECLKR EXCLK入力立ち上がり時間 100 MHz 3 ns
tECLKF EXCLK入力立ち下がり時間 100 MHz 3 ns
tPOR (4) POR時間 2 ms 1 2 3 ms
100 ms 70 100 120 ms
表2–12の注：
(1) tOHを計算するには、以下の等式を使用します。tOH = 0.5 (DCLK周期) - 2.5 ns (2) このパラメータはFPGAによるCRCエラー検出に使用されます。
(3) このパラメータは、エンハンスド・コンフィギュレーション・デバイスによるCONF_DONEエラー検出に 使用されます。
(4) FPGA VCCINTランプ時間は、2 msのPORの場合は1 ms未満、また100 msのPORの場合は70 ms未満で なければなりません。
表2–12.エンハンスド・コンフィギュレーション・デバイスのコンフィギュレーション・
パラメータ ( 2 / 2 )
シンボル パラメータ 条件 最小 標準 最大 単位
表2–13.エンハンスド・コンフィギュレーション・デバイスの絶対最大定格
シンボル パラメータ 条件 最小 最大 単位
VCC 電源電圧 GNDに対して -0.2 4.6 V
VI DC入力電圧 GNDに対して -0.5 3.6 V
IMAX DC VCCまたはグランド電流 100 mA
IOUT ピンあたりのDC出力電流 -25 25 mA
PD 消費電力 360 mW
TSTG 保存温度 バイアスなし -65 150 C
TAMB 周囲温度 バイアス時 -65 135 C
TJ 接合温度 バイアス時 135 C
表2–14.エンハンスド・コンフィギュレーション・デバイスの推奨動作条件
シンボル パラメータ 条件 最小 最大 単位
VCC 3.3V動作用の電源電圧 3.0 3.6 V
VI 入力電圧 GNDに対して –0.3 VCC + 0.3 V
VO 出力電圧 0 VCC V
TA 動作温度 一般用 0 70 C
工業用 –40 85 C
TR 入力立ち上がり時間 20 ns
TF 入力立ち下がり時間 20 ns
表2–15.エンハンスド・コンフィギュレーション・デバイスのDC動作条件
シンボル パラメータ 条件 最小 標準 最大 単位
VCC コアへの供給電圧 3.0 3.3 3.6 V
VIH 入力Highレベル電圧 2.0 VCC + 0.3
V
VIL 入力Lowレベル電圧 0.8 V
VOH 3.3 VモードTTL出力Highレベル電圧 IOH = –4 mA 2.4 V
3.3 VモードCOMS出力Highレベル電圧 IOH = –0.1 mA VCC – 0.2
V VOL 出力Lowレベル電圧TTL IOL = –4 mA DC 0.45 V 出力Lowレベル電圧CMOS IOL = –0.1 mA DC 0.2 V II 入力リーク電流 VI = VCCまたは
グランド
–10 10 µA
IOZ トライ・ステート出力オフ状態電流 VO = VCCまたは グランド
–10 10 µA
RCONF コンフィギュレーション・ピン 内部プルアップ
（OE、nCS、nINIT、
CONF）
6 kΩ
パッケージ
EPC16エンハンスド・コンフィギュレーション・デバイスは、88ピン Ultra FineLine BGAパッケージおよび100ピンPQFPパッケージの両方 で供給されます。0.8 mmボール・ピッチのUltra FineLine BGAパッケー ジは、ボード・スペースの効率を最大限に向上させます。ボードは、シ ングルPCBレイヤを使用してこのパッケージ用にレイアウトすることが できます。EPC8およびEPC4デバイスは100ピンPQFPパッケージで供 給されます。エンハンスド・コンフィギュレーション・デバイスは、100ピンPQFP パッケージでバーティカル・マイグレーションをサポートしています。
図2-8に、88ピンUltra FineLine BGAパッケージのPCB配線を示しま す。アルテラ・ウェブサイトには、このレイアウト用のGerberファイル があります。
表2–16.エンハンスド・コンフィギュレーション・デバイスICC供給電流値
シンボル パラメータ 条件 最小 標準 最大 単位
ICC0 電流（スタンバイ） 50 150 µA
ICC1 VCC供給電流（コンフィギュレーション時） 60 90 mA
IC C W VC C W供給電流 (1) (1)
表2–16の注：
(1) VCCW供給電流の情報については、www.altera.co.jpで該当するフラッシュ・メモリ・データシートを参照 してください。
表2–17.エンハンスド・コンフィギュレーション・デバイスのキャパシタンス
シンボル パラメータ 条件 最小 最大 単位
CIN 入力ピン・キャパシタンス 10 pF
COUT 出力ピン・キャパシタンス 10 pF
図2-8. 88ピンUltra FineLine BGAパッケージ用のPCB配線 注(1)
図2-8の注：
(1) 外部フラッシュ・インタフェース機能が使用されていない場合、フラッシュ・ピンは内部でコントローラ・
ユニットに接続されているため、未接続にしておく必要があります。外部接続が必要なピンは、WP#、WE#、 およびRP#のみです。フラッシュを外部メモリ・ソースとして使用している場合、フラッシュ・ピンはピン 説明セクションでの記述どおり接続する必要があります。
(2) F-RP#およびF-WE#はフラッシュ・ダイのピンです。C-RP#およびC-WE#はコントローラ・ダイのピンで す。C-WE#とF-WE#は、PCB上で互いに接続する必要があります。F-RP#とC-RP#もPCB上で互いに接 続する必要があります。
(3) WP#（書き込み保護ピン）は、フラッシュ・ボトム・ブート・ブロックをプログラムできるようHighレベ
ル(3.3 V)に接続する必要があります。これはQuartus IIソフトウェアを使用してデバイスをプログラムす
る場合に必要です。
(4) RY/BY#は、Sharpフラッシュ・ベースのエンハンスド・コンフィギュレーション・デバイスにのみ装備さ
れています。
(5) ピンD3はIntelフラッシュ・ベースEPC16用のNCピンです。
NC
OE VCC
TCK
TDI
TDO
TMS
nCS
GND A20
A16
GND
WP#
(3)
NC
A18
EXCLK A11
A8
VCCW
NC
A17
A5 A15
A10
nINIT CONF
TM1
A19
PGM2
A7
A4 A14
A9
PGM1
VCC
DQ11
PORSEL
A6
A0 A13
DQ15
DQ13
A12 GND DCLK DATA7 NC
DATA6 DATA5 DQ7 DQ14 PGM0
NC GND TM0 OE#
GND CE#
DATA0 GND VCC A1 A2 A3 DQ9
DATA4
DATA3
DATA2
DATA1 DQ5
VCC
DQ3
DQ1 DQ4
VCC
DQ2
DQ0 DQ6
DQ12
VCC DQ10
DQ8
NC VCC
RY/BY#
C-WE#
F-WE#
F-RP# C-RP#
(2)
(2) (2)
(2) (4)
(5)