AD9691: 14 ビット、1.25 GSPS JESD204B、デュアル A/D コンバータ

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14 ビット、 1.25 GSPS JESD204B 、デュアル A/D コンバータ

データシート AD9691

Rev. 0

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特長

JESD204B（サブクラス 1）でシリアル・デジタル出力をエンコーディング

1 チャンネルあたりの総消費電力: 1.9 W（デフォルト設定時）

SFDR = 77 dBFS @ 340 MHz

SNR = 63.4 dBFS @ 340 MHz（A_IN = -1.0 dBFS）

ノイズ密度 = -152.6 dBFS/Hz

1.25 V、2.50 V、3.3 V の DC 電源で動作ノー・ミス・コード

差動フルスケール入力電圧: 1.58 V p-p 差動終端インピーダンスを選択可能:

400 Ω、200 Ω、100 Ω、50 Ω

有効アナログ入力フル・パワー帯域幅: 1.5 GHz チャンネル・アイソレーション（クロストーク）: 95 dB AGC を実現するのに便利な振幅検出ビット

1 チャンネルにつき内蔵広帯域デジタル・プロセッサ 2 個 12 ビット NCO、最大 4 個のカスケード接続ハーフバンド・フィルタ

整数クロック分周比: 1、2、4、8 のいずれかフレキシブルなJESD204B レーン構成タイムスタンプ機能

小信号ディザ

アプリケーション

通信（広帯域レシーバ、デジタル・プリディストーション）

計測器（スペクトラム・アナライザ、ネットワーク・アナライザ、統合 RF試験ソリューション）

DOCSIS 3.x CMTS アップストリーム受信パス

高速データ・アクイジション・システム

概要

AD9691 は 14 ビット、1.25 GSPS のデュアル A/D コンバータ

（ADC）です。低消費電力、小型、使いやすさの 3 つを考慮して設計されたバッファとサンプル&ホールド回路を内蔵し、1.5 GHz までの広帯域アナログ信号をサンプリングできます。

デュアルのADC コアは、マルチステージの差動パイプライン・

アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。各ADC は、選択可能なさまざまな入力範囲に対応した広帯域入力を備えています。リファレンス電圧を内蔵しているので設計が容易です。

ADC の各データ出力は、2 個のデジタル・ダウンコンバータ

（DDC）に内部で接続されています。各 DDC は、カスケード接続された 4 段の信号処理ステージで構成されています（12ビットの周波数変換器（NCO）が 1 つ、ハーフバンド・デシメーション・フィルタが 4 つ）。

DDC ブロックに加え、AD9691 にはADCの高速検出ビットを使って入力信号電力をモニタできるプログラマブルなスレッショールド検出器があります。

機能ブロック図

図 1.

このスレッショールド・インジケータはレイテンシが小さいので、

瞬時にシステム・ゲインを下げ、ADC 入力がオーバーレンジ状態になるのを防ぐことができます。

JESD204B（サブクラス 1）準拠の高速シリアル出力は、DDC の

構成と、受信側ロジック・デバイスで受信できるレーン・レートに応じて、1 レーン、2 レーン、4 レーン、8 レーンのいずれかに構成できます。SYSREF±入力端子を使って、複数のデバイスを同期させることができます。

AD9691 は、鉛フリーの88 ピンLFCSP パッケージで提供され

ます。-40 °C ～ +85 °C の工業用温度範囲で規定されています。

この製品は米国特許によって保護されています。

製品のハイライト

1. 低消費電力のアナログ・コア、14 ビット、1.25 GSPS のデ

ュアルADC、1 チャンネルあたりの消費電力 1.9 W

2. フル・パワー帯域幅が広いため、1.5 GHz までの信号の中間周波数（IF）をサンプリング可能

3. バッファ付き入力の入力終端インピーダンスを選択できるため、フィルタの設計と実装が容易

4. 製品のさまざまな特性と機能を制御して個々のシステム要件を満たす、フレキシブルなシリアル・ポート・インターフェース（SPI）

5. プログラム可能な高速オーバーレンジ検出

6. 12 mm × 12 mmの88 ピンLFCSPパッケージ

VIN+A VIN–A

VIN+B VIN–B

CLK+

CLK–

AD9691

SERDOUT0±

SERDOUT1±

SERDOUT2±

SERDOUT3±

SERDOUT4±

SERDOUT5±

SERDOUT6±

SERDOUT7±

÷2

÷4

SYSREF±

CLOCK GENERATION

14

PDWN/

STBY SYNCINB±

FD_A

FD_B

BUFFER BUFFER

JESD204B HIGH SPEED SERIALIZER Tx OUTPUTS

JESD204B SUBCLASS 1

CONTROL V_1P0

÷8

FAST DETECT SIGNAL

MONITOR

AGND DRGND DGND SDIO SCLK CSB AVDD2

(2.50V) AVDD1 (1.25V)

AVDD3 (3.3V)

AVDD_SR (1.25V)

DVDD (1.25V)

DRVDD (1.25V)

SPIVDD (1.8V TO 3.3V)

8 FAST DETECT SIGNAL

MONITOR

ADC CORE ADC CORE

SPI CONTROL

13092-001

DIGITAL DOWN- CONVERTER

CONTROL REGISTERS

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改訂履歴

7/15—Revision 0: Initial Version

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仕様

DC 仕様

特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.50 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、SPIVDD

= 1.8 V、規定の最大サンプリング・レート（1250 MSPS）、1.58 V p-p フルスケール差動入力、AIN = -1.0 dBFS、クロック分周比 = 2、デフ

ォルトの SPI 設定、TA = 25 °C。

表 1.

Parameter Temperature Min Typ Max Unit

RESOLUTION Full 14 Bits

ACCURACY

No Missing Codes Full Guaranteed

Offset Error Full −0.31 0 +0.31 % FSR

Offset Matching Full 0 0.3 % FSR

Gain Error Full −6 0 +6 % FSR

Gain Matching Full 1 3.9 % FSR

Differential Nonlinearity (DNL) Full −0.8 ±0.5 +0.8 LSB

Integral Nonlinearity (INL) Full −6.5 ±2.6 +6.5 LSB

TEMPERATURE DRIFT

Offset Error 25°C −26 ppm/°C

Gain Error 25°C ±9.8 ppm/°C

INTERNAL VOLTAGE REFERENCE

Voltage Full 1.0 V

INPUT REFERRED NOISE

VREF = 1.0 V 25°C 3.53 LSB rms

ANALOG INPUTS

Differential Input Voltage Range Full 1.58 V p-p

Common-Mode Voltage (VCM) 25°C 2.05 V

Differential Input Capacitance 25°C 1.5 pF

Analog Input Full Power Bandwidth 25°C 2 GHz

POWER SUPPLY

AVDD1 Full 1.22 1.25 1.28 V

AVDD2 Full 2.44 2.50 2.56 V

AVDD3 Full 3.2 3.3 3.4 V

AVDD1_SR Full 1.22 1.25 1.28 V

DVDD Full 1.22 1.25 1.28 V

DRVDD Full 1.22 1.25 1.28 V

SPIVDD Full 1.7 1.8 3.4 V

IAVDD1 Full 800 840 mA

IAVDD1_SR Full 15 18 mA

IDVDD1 Full 250 290 mA

IDRVDD2 Full 310 380 mA

ISPIVDD Full 5 6 mA

POWER CONSUMPTION

Total Power Dissipation (Including Output Drivers)¹ Full 3.8 W

Power-Down Dissipation Full 0.9 mW

Standby³ Full 1.5 W

1デフォルト・モード。DDC不使用。L = 8、M = 2、F = 1。

2すべてのレーンが動作。DRVDDの消費電力は、レーン・レートと、使用されるレーン数に応じて変化します。

3スタンバイ・モードはSPIで制御可能。

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AC 仕様

表 2.

Parameter¹ Temperature Min Typ Max Unit

ANALOG INPUT FULL SCALE Full 1.58 V p-p

NOISE DENSITY² Full −152.6 dBFS/Hz

SIGNAL-TO-NOISE RATIO (SNR)³

fIN = 10 MHz 25°C 64.6 dBFS

fIN = 170 MHz Full 60.8 64.2 dBFS

fIN = 340 MHz 25°C 63.4 dBFS

fIN = 450 MHz 25°C 62.9 dBFS

fIN = 750 MHz 25°C 61.7 dBFS

fIN = 985 MHz 25°C 59.7 dBFS

fIN = 1205 MHz 25°C 58.3 dBFS

fIN = 1600 MHz 25°C 56.5 dBFS

fIN = 1950 MHz 25°C 55.1 dBFS

SNR AND DISTORTION RATIO (SINAD)³

fIN = 10 MHz 25°C 64.5 dBFS

fIN = 170 MHz Full 60.5 64.0 dBFS

fIN = 340 MHz 25°C 63.0 dBFS

fIN = 450 MHz 25°C 62.3 dBFS

fIN = 750 MHz 25°C 61.3 dBFS

fIN = 985 MHz 25°C 59.4 dBFS

fIN = 1205 MHz 25°C 57.5 dBFS

fIN = 1600 MHz 25°C 55.8 dBFS

fIN = 1950 MHz 25°C 54.7 dBFS

EFFECTIVE NUMBER OF BITS (ENOB)

fIN = 10 MHz 25°C 10.4 Bits

fIN = 170 MHz Full 9.7 10.3 Bits

fIN = 340 MHz 25°C 10.2 Bits

fIN = 450 MHz 25°C 10.1 Bits

fIN = 1205 MHz 25°C 9.2 Bits

fIN = 1600 MHz 25°C 9.0 Bits

fIN = 1950 MHz 25°C 8.8 Bits

SPURIOUS-FREE DYNAMIC RANGE (SFDR)³

fIN = 10 MHz 25°C 87 dBFS

fIN = 170 MHz Full 72 79 dBFS

(5)

Parameter¹ Temperature Min Typ Max Unit WORST HARMONIC, SECOND OR THIRD³

fIN = 10 MHz 25°C −87 dBFS

fIN = 170 MHz Full −84 −72 dBFS

fIN = 1205 MHz 25°C −66 dBFS

fIN = 1600 MHz 25°C −66 dBFS

fIN = 1950 MHz 25°C −69 dBFS

WORST OTHER, EXCLUDING SECOND OR THIRD HARMONIC³エラー! ブックマークが定義されていません。

fIN = 170 MHz Full −81 −76 dBFS

fIN = 1205 MHz 25°C −72 dBFS

fIN = 1600 MHz 25°C −72 dBFS

fIN = 1950 MHz 25°C −73 dBFS

TWO-TONE INTERMODULATION DISTORTION (IMD), AIN1 AND AIN2 = −7 dBFS

fIN1 = 185 MHz, fIN2 = 188 MHz, Buffer Current Setting = 3.5× 25°C 82 dBFS

fIN1 = 449 MHz, fIN2 = 452 MHz, Buffer Current Setting = 6.5× 25°C 78 dBFS

CHANNEL ISOLATION/CROSSTALK⁴ 25°C 95 dB

FULL POWER BANDWIDTH⁵ 25°C 1.5 GHz

1定義と試験方法については、AN-835アプリケーションノート「高速A/D コンバータ（ADC）のテストと評価について」を参照してください。

2ノイズ密度は、低いアナログ入力周波数（30 MHz）で測定。

3フルスケール電圧とバッファ電流制御の推奨設定については、表10を参照してください。

4クロストークは、2系統あるADC チャンネルの一方にだけ170 MHz、−1.0 dBFSのアナログ信号を入力して測定。

5図41 に示した回路で測定。

デジタル仕様

表 3.

CLOCK INPUTS (CLK+, CLK−)

Logic Compliance Full LVDS/LVPECL

Differential Input Voltage Full 600 1200 1800 mV p-p

Input Common-Mode Voltage Full 0.85 V

Input Resistance (Differential) Full 35 kΩ

Input Capacitance Full 2.5 pF

SYSTEM REFERENCE INPUTS (SYSREF+, SYSREF−)

Logic Compliance Full LVDS/LVPECL

Input Common-Mode Voltage Full 0.6 0.85 2.0 V

Input Capacitance (Differential) Full 2.5 pF

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Parameter Temperature Min Typ Max Unit LOGIC INPUTS (SDIO, SCLK, CSB, PDWN/STBY)

Logic Compliance Full CMOS

Logic 1 Voltage Full 0.8 × SPIVDD V

Logic 0 Voltage Full 0 0.5 V

Input Resistance Full 30 kΩ

LOGIC OUTPUT (SDIO)

Logic 1 Voltage (IOH = 800 µA) Full 0.8 × SPIVDD V

Logic 0 Voltage (IOL = 50 µA) Full 0 0.5 V

SYNC INPUTS (SYNCINB+, SYNCINB−)

Logic Compliance Full LVDS/LVPECL/CMOS

Input Common-Mode Voltage Full 0.6 0.85 2.0 V

Input Capacitance Full 2.5 pF

LOGIC OUTPUTS (FD_A, FD_B)

Logic 1 Voltage Full 0.8 × SPIVDD V

Logic 0 Voltage Full 0 0.5 V

Input Resistance Full 30 kΩ

DIGITAL OUTPUTS (SERDOUTx±, x = 0 TO 7)

Logic Compliance Full CML

Differential Output Voltage Full 360 770 mV p-p

Output Common-Mode Voltage (VCM), AC-Coupled 25°C 0 1.8 V

Short-Circuit Current (IDSHORT) 25°C −100 +100 mA

Differential Return Loss (RLDIFF)¹ 25°C 8 dB

Common-Mode Return Loss (RLCM)¹ 25°C 6 dB

Differential Termination Impedance Full 80 100 120 Ω

1差動リターン・ロスおよびコモンモード・リターン・ロスは、100 MHz ～ 0.75 MHz × ボーレートの範囲で測定します。

スイッチング仕様

表 4.

CLOCK

Clock Rate (at CLK+/CLK− Pins) Full 0.3 4 GHz

Maximum Sample Rate¹ Full 1250 MSPS

Minimum Sample Rate² Full 300 MSPS

Clock Pulse Width

High Full 400 ps

Low Full 400 ps

OUTPUT PARAMETERS

Unit Interval (UI)³ Full 320 160 ps

Rise Time (tR) (20% to 80% into 100 Ω Load) 25°C 24 32 ps

Fall Time (tF) (20% to 80% into 100 Ω Load) 25°C 24 32 ps

PLL Lock Time 25°C 2 ms

Data Rate per Channel (NRZ)⁴ 25°C 3.125 6.25 12.5 Gbps

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Parameter Temperature Min Typ Max Unit LATENCY⁵

Pipeline Latency Full 55 Clock cycles

Fast Detect Latency Full 28 Clock cycles

Wake-Up Time⁶

Standby 25°C 1 ms

Power-Down 25°C 4 ms

APERTURE

Aperture Delay (tA) Full 530 ps

Aperture Uncertainty (Jitter, tj) Full 55 fs rms

Out-of-Range Recovery Time Full 1 Clock cycles

1最大サンプル・レートは、分周後のクロック・レートです。

2最小サンプル・レートは、L = 1 のときに 300 MSPS です。

3ボーレート = 1/UI。この範囲の一部がAD9691 でサポートされます。

4デフォルト L = 8。この数は、サンプル・レートとデシメーション比に応じて変更できます。

5 DDC 不使用。L = 8、M = 2、F = 1。

6ウェイクアップ時間は、パワーダウン・モードから通常の動作に復帰するのに必要な時間です。

タイミング仕様

表 5.

Parameter Test Conditions/Comments Min Typ Max Unit

CLK+ to SYSREF+ TIMING REQUIREMENTS

See Figure 2

tSU_SR Device clock to SYSREF+ setup time 117 ps

tH_SR Device clock to SYSREF+ hold time −96 ps

SPI TIMING REQUIREMENTS See Figure 3

tDS Setup time between the data and the rising edge of SCLK 2 ns

tDH Hold time between the data and the rising edge of SCLK 2 ns

tCLK Period of the SCLK signal 40 ns

tS Setup time between CSB and SCLK 2 ns

tH Hold time between CSB and SCLK 2 ns

tHIGH Minimum period that SCLK must be in a logic high state 10 ns

tLOW Minimum period that SCLK must be in a logic low state 10 ns

tEN_SDIO Time required for the SDIO pin to switch from an input to an output relative

to the SCLK falling edge (not shown in Figure 3)

10 ns

tDIS_SDIO Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 3)

10 ns

タイミング図

図 1. SYSREF+ のセットアップとホールドのタイミング図 CLK+

CLK–

SYSREF+

SYSREF–

tSU_SR tH_SR

13092-002

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図 3. SPI のタイミング図

図 4. データ出力タイミング（フル帯域幅モード、L = 8、M = 2、F = 1）

DON’T CARE

DON’T CARE DON’T CARE

DON’T CARE

SDIO SCLK

t_S t_DH

tCLK

tDS t_H

R/W A14 A13 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0

t_LOW tHIGH

CSB

13092-003

SERDOUT0–

SAMPLE N – 55 ENCODED INTO 1

8B/10B SYMBOL

8B/10B SYMBOL SAMPLE N

N – 54 N – 55

N – 53 N – 52

N + 1 ANALOG

INPUT

SIGNAL N – 1

CLK+

CLK–

CLK+

CLK–

SERDOUT0+

APERTURE DELAY

A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J

SERDOUT1–

SERDOUT1+

SERDOUT2–

SERDOUT2+

SERDOUT3–

SERDOUT3+

CONVERTER0 MSB

CONVERTER0 LSB

SERDOUT4–

SERDOUT4+

SERDOUT5–

SERDOUT5+

SERDOUT6–

SERDOUT6+

SERDOUT7–

SERDOUT7+

CONVERTER1 MSB

CONVERTER1 LSB

13092-004

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絶対最大定格

表 6.

Parameter Rating

Electrical

AVDD1 to AGND 1.32 V

AVDD1_SR to AGND 1.32 V

DVDD to DGND 1.32 V

DRVDD to DRGND 1.32 V

SPIVDD to AGND 3.63 V

AGND to DRGND −0.3 V to +0.3 V

VIN±x to AGND 3.2 V

SCLK, SDIO, CSB to AGND −0.3 V to SPIVDD + 0.3 V

PDWN/STBY to AGND −0.3 V to SPIVDD + 0.3 V

Environmental

Operating Temperature Range −40°C to +85°C Maximum Junction Temperature 115°C

Storage Temperature Range (Ambient) −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与えることがあります。この規定はストレス定格のみを指定するものであり、この仕様の動作のセクションに記載する規定値以上でのデバイス動作を定めたものではありません。製品を長時間絶対最大定格状態に置くと、製品の信頼性に影響を与えることがあります。

熱特性

θ^JA、Ψ^JB、θ^JC_TOP、θ^JC_BOT の各代表値は、プリント回路基板（PCB）

の層数とエアーフロー速度（単位m/sec）に応じて規定されています。エアーフローによって放熱量が増えるため、θ^JA および Ψ^JB が効果的に低下します。最大ジャンクション温度が表 7 の限界を超えないように、適切な方法で熱管理を行うことをお勧めします。

表 7.

PCB Type

Airflow Velocity

(m/sec) θJA1, 2 ΨJB1, 3 θJC_TOP1,

4 θJC_BOT1,

4 Unit

JEDEC 2s2p Board

0.0 17.41 4.70 6.01 1.12 °C/W 1.0 13.83 4.32 N/A⁵ N/A⁵ °C/W 2.5 12.47 4.21 N/A⁵ N/A⁵ °C/W

1 JEDEC 51-7 とJEDEC 51-5に準拠した2s2pテスト・ボード

2 JEDEC JESD51-2（自然空冷）またはJEDEC JESD51-6（強制空冷）に準拠

3 JEDEC JESD51-8（自然空冷）に準拠

4 MIL-STD 883、Method 1012.1 に準拠

5 N/A は「適用外」の意味

ESD の注意

ESD（静電放電）の影響を受けやすいデバイスです。

電荷を帯びたデバイスや回路ボードは、検知されないまま放電することがあります。本製品は当社独自の特許技術であるESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切な予防措置を講じることをお勧めします。

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ピン配置およびピン機能説明

図 5. ピン配置表 8. ピン機能の説明

Pin No. Mnemonic Type Description

Power Supplies

0 EPAD Ground 露出パッド。パッケージ底面に露出したこのサーマル・パッド

は AVDDx のグラウンド基準電位を与えるので、AGND に接続する必要があります。

1, 2, 65, 66, 68, 72, 76, 83, 87 AVDD1 Supply アナログ電源（公称 1.25 V）。

3, 8, 9, 10, 11, 57, 58, 59, 64, 69, 71, 84, 86

AVDD2 Supply アナログ電源（公称 2.50 V）。

4, 7, 60, 63 AVDD3 Supply アナログ電源（公称 3.3 V）。

13, 56 SPIVDD Supply SPI 用のデジタル電源（1.8 V ～ 3.3 V）。

15, 52 DVDD Supply デジタル電源（公称 1.25 V）。

16, 51 DGND Ground DVDD のグラウンド基準。

23, 44 DRGND Ground DRVDD のグラウンド基準。

24, 43 DRVDD Supply デジタル・ドライバ電源（公称 1.25 V）。

77, 81 AGND¹ Ground SYSREF± のグラウンド基準。

78 AVDD1_SR¹ Supply SYSREF± 用のアナログ電源（公称 1.25 V）。

Analog

5, 6 VIN−A, VIN+A Input ADC A のアナログ入力の - 側と + 側。

12 V_1P0 Input/DNC 1.0 V のリファレンス電圧入力ピンまたは非接続ピン。このピ

ンは、 SPI を使って、非接続ピンまたは入力ピンとして設定できます。内部リファレンスを使用する場合、このピンは接続しないでください。外部の電圧リファレンス・ソースを使用する場合は、この端子に 1.0 V のリファレンス電圧が必要です。

61, 62 VIN+B, VIN−B Input ADC B のアナログ入力の + 側と - 側。

74, 75 CLK+, CLK− Input クロック入力の + 側と - 側。

AVDD1 AVDD1 AVDD2 AVDD3 VIN–A VIN+A AVDD3 AVDD2 AVDD2 AVDD2 AVDD2 V_1P0 SPIVDD PWDN/STBY

NOTES

1. DNC = DO NOT CONNECT. THESE PINS MUST BE LEFT UNCONNECTED.

2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFERENCE FOR AVDDX.

THE EXPOSED THERMAL PAD MUST BE CONNECTED TO AGND.

DVDD DGND DNC DNC DNC FD_A DNC DNC

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

23 24 25 26 27 28 29 30 31 32 33 34 36 37

DRGND DRVDD SYNCINB– SYNCINB+ SERDOUT0– SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ 35SERDOUT4– SERDOUT4+ SERDOUT5– 38SERDOUT5+ 39SERDOUT6– 40SERDOUT6+ 41SERDOUT7–

58 57 56 55 54 53 52 51 50 49 48 47 46 45

AVDD2 59 AVDD2 60 AVDD3 61 VIN+B 62 VIN–B 63 AVDD3 64 AVDD2 65 AVDD1 66 AVDD1

AVDD2 SPIVDD CSB SCLK SDIO DVDD DGND DNC DNC DNC DNC FD_B DNC

78 77 76 75 74 73 72 71 70 69 68 67

AVDD1_SR79SYSREF+80SYSREF–81AGND82DNC83AVDD184AVDD285DNC86AVDD287AVDD188DNC AGND AVDD1 CLK– CLK+ DNC AVDD1 AVDD2 DNC AVDD2 AVDD1 DNC 13092-005

21 22

42SERDOUT7+ 43DRVDD 44DRGND

AD9691

TOP VIEW (Not to Scale)

(11)

Pin No. Mnemonic Type Description CMOS Outputs

21, 46 FD_A, FD_B Output チャンネル Aチャンネル B それぞれの高速検出出力。

Digital Inputs

25, 26 SYNCINB−, SYNCINB+ Input JESD204B LVDS 同期入力（アクティブ・ロー）の - 側と +

側。

79, 80 SYSREF+, SYSREF− Input JESD204B LVDS システム・リファレンス入力（アクティブ・

ロー）の + 側と - 側。

Data Outputs

27, 28 SERDOUT0−, SERDOUT0+ Output レーン 0 の出力データの - 側と + 側。

Device Under Test (DUT) Controls

14 PDWN/STBY Input パワーダウン入力（アクティブ・ハイ）。このピンの動作は、

SPI モードによって異なります。パワーダウンまたはスタンバイに設定できます。

53 SDIO Input/output SPI シリアル・データの入力または出力。

54 SCLK Input SPI シリアル・クロック。

55 CSB Input SPI チップ・セレクト（アクティブ・ロー）。

No Connections

17, 18, 19, 20, 22, 45, 47, 48, 49, 50, 67, 70, 73, 82, 85, 88

DNC 未接続のまま、接続しないでください。

1 ADC を正常に動作させるため、AVDD1_SRおよびAGNDは、AVDD1およびEPADの接続とは別に接続してください。詳細については、アプリケーション情報の

セクションを参照してください。

(12)

代表的な性能特性

特に指定がない限り、AVDD1 = 1.25 V、AVDD1_SR = 1.25 V、AVDD2 = 2.50 V、AVDD3 = 3.3 V、DVDD = 1.25 V、DRVDD = 1.25 V、SPIVDD

= 1.8 V、規定の最大サンプリング・レート（1250 MSPS）、1.58 V p-p フルスケール差動入力、A^IN = −1.0 dBFS、デフォルトの SPI 設定、

クロック分周比 = 2、TA = 25 °C、128k FFT サンプル。

図 6. シングルトーン FFT（f_IN = 10.3 MHz）

図 8. シングルトーン FFT（fIN = 340.3 MHz）

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

FREQUENCY (MHz) A_IN = –1dBFS SNR = 64.6dBFS ENOB = 10.4 BITS SFDR = 87dBFS BUFFER CURRENT = 3.5×

13092-006

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-007

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

FREQUENCY (MHz) A_IN = –1dBFS

SNR = 63.4dBFS ENOB = 10.2 BITS SFDR = 77dBFS BUFFER CURRENT = 3.5×

13092-008

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-009

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-010

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-011

(13)

図 15. SNR/SFDR 対サンプル・レート（fS）

（f_IN = 170.3 MHz、バッファ電流 = 3.0×）

図 16. SNR/SFDR 対入力周波数（f_IN）

（fIN < 600 MHz、バッファ電流 = 3.5×）

（図 41 および表 9 を参照）

図 17. SNR/SFDR 対入力周波数（f_IN）

（700 MHz < fIN < 1200 MHz、バッファ電流 = 4.5×）

（図 41 および表 9 を参照）

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-012

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-013

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

13092-014

50 55 60 65 70 75 80 85

1000 1050 1100 1150 1200 1250

SNR/SFDR (dBFS)

SAMPLE RATE (MHz) SNR

SFDR

13092-01513092-016

50 55 60 65 70 75 80 85 90

9.6 70.3 100.3 130.3 170.3 200.3 230.3 260.3 290.3 320.3 350.3 380.3 410.3 440.3 470.3 500.3 600.3

SNR/SFDR (dBFS)

INPUT FREQUENCY (MHz) SNR

SFDR

50 55 60 65 70 75 80

700.3 800.3 900.3 1000.3 1100.3 1200.3

SNR/SFDR (dBFS)

SFDR

13092-017

(14)

図 18. SNR/SFDR 対入力周波数（fIN）

（1300 MHz < f_IN < 2000 MHz、バッファ電流 = 7.5×）

（図 41 および表 9 参照）

図 19. 2 トーン FFT（fIN1 = 184 MHz、fIN2 = 187 MHz）

図 20. 2 トーン FFT（f_IN1 = 449 MHz、f_IN2 = 452 MHz）

図 21. 2 トーン SFDR/IMD3 対入力振幅（AIN）

（f_IN1 = 184 MHz、f_IN2 = 187 MHz）

図 22. 2 トーン SFDR/IMD3 対入力振幅（AIN）

（fIN1 = 449 MHz、fIN2 = 452 MHz）

図 23. SNR/SFDR 対アナログ入力レベル

（fIN = 170.3 MHz、バッファ電流 = 3.5×）

50 55 60 65 70 75

1300.3 1400.3 1500.3 1600.3 1700.3 1800.3 1900.3 1990.3

13092-018

SNR/SFDR (dBFS)

SFDR

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

FREQUENCY (MHz)

A_IN1 AND A_IN2 = –7dBFS SFDR = 82dBFS IMD2 = 82dBFS IMD3 = 84dBFS BUFFER CURRENT = 3.5×

13092-019

–120 –100 –80 –60 –40 –20 0

0 125 250 375 500 625

AMPLITUDE (dBFS)

FREQUENCY (MHz) A_IN1 AND A_IN2 = –7dBFS SFDR = 78dBFS IMD2 = 77dBFS IMD3 = 78dBFS BUFFER CURRENT = 6.5×

13092-020

–140 –120 –100 –80 –60 –40 –20 0

–80 –74 –68 –62 –56 –50 –44 –38 –32 –26 –20 –14 –8

SFDR/IMD3 (dBcAND dBFS)

INPUT AMPLITUDE (dBFS) SFDR (dBFS)

IMD3 (dBc)

IMD3 (dBFS) SFDR (dBc)

13092-021

–140 –120 –100 –80 –60 –40 –20 0

–80 –74 –68 –62 –56 –50 –44 –38 –32 –26 –20 –14 –8

SFDR/IMD3 (dBcAND dBFS)

INPUT AMPLITUDE (dBFS) SFDR (dBFS)

IMD3 (dBc)

IMD3 (dBFS) SFDR (dBc)

13092-022

0 10 20 30 40 50 60 70 80 90 100 110

–65 –60 –55 –50 –45 –40 –35 –30 –25 –20 –15 –10 –5 0

SNR/SFDR (dBcAND dBFS)

ANALOG INPUT LEVEL (dBFS) SNR (dBc)

SNR (dBFS)

SFDR (dBc) SFDR (dBFS)

13092-023

(15)

図 24. SNR/SFDR の温度特性（f_IN = 170.3 MHz）

図 25. INL（fIN = 10.3 MHz）

図 26. DNL（f_IN = 10 MHz）

図 27. 入力換算ノイズのヒストグラム

図 28. 消費電力の温度特性

図 29. 消費電力対サンプル・レート（f_S）

60 62 64 66 68 70 72 74 76 78 80

–40 –20 0 20 40 60 80

SNR/SFDR (dBFS)

TEMPERATURE (°C) SNR

SFDR

13092-024

–2.5 –2.0 –1.5 –1.0 –0.5 0 0.5 1.0 1.5 2.0 2.5

0 2000 4000 6000 8000 10000 12000 14000 16000

INL (LSB)

OUTPUT CODE

13092-025

–0.8 –0.6 –0.4 –0.2 0 0.2 0.4 0.6 0.8

0 2000 4000 6000 8000 10000 12000 14000 16000

DNL (LSB)

OUTPUT CODE

13092-026

0 100000 200000 300000 400000 500000 600000 700000 800000 900000 1000000

N – 10 N – 9 N – 8 N – 7 N – 6 N – 5 N – 4 N – 3 N – 2 N – 1 N N + 1 N + 2 N + 3 N + 4 N + 5 N + 6 N + 7 N + 8 N + 9 N + 10