R2A20121SP
同期整流型フェーズシフトフルブリッジコントロール IC
RJJ03D0873-0200 Rev.2.00 2008.07.01特長
• 動作周波数が高い: 発振器周波数 = 2 MHz Max • フルブリッジ制御回路は，ディレイタイム調整可能 • 2 次側同期整流回路は，ディレイタイム調整可能 • 過電流保護機能: パルス バイ パルス リミッタ • パッケージ: TSSOP-20システム概略
R2A20121
VCC OUT -A CS RAMP FB (−) VREF RT SYNC SS FB (+) DELAY -1 GND VIN Vbias (DC 12 V) OUT -B OUT -C OUT -D OUT -E OUT -F DELAY -2 DELAY -3 COMP DC 5 V DC 5 V DC 5 V DC 5 V DC 5 V HAT3004R Vout HAT3043C HAT3042C + − 【注】 上記回路は参考例です。セット設計時には，十分な動作確認をお願いいたします。ピン配置
(㕙࿑)
1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 VREF VCC OUT-A OUT-B OUT-C OUT-D OUT-E OUT-F GND DELAY-1 DELAY-3 CS RAMP FB (−) SS RT SYNC FB (+) DELAY-2 COMP端子機能
端子 No. 端子名 機能 1 SYNC 同期運転のための信号入力 兼 出力 2 RAMP フルブリッジ制御のための電流センス信号入力 3 CS 過電流保護のための信号入力 4 COMP エラーアンプ出力 5 FB (+) エラーアンプ (+) 入力 6 FB (–) エラーアンプ (–) 入力 7 SS ソフトスタート8 DELAY-1 ディレイ時間調整 (OUT-A and B) 9 DELAY-2 ディレイ時間調整 (OUT-C and D) 10 DELAY-3 ディレイ時間調整 (OUT-E and F) 11 VREF 5 V / 20 mA 出力 12 VCC 電源入力 13 OUT-F 2 次側同期整流出力 14 OUT-E 2 次側同期整流出力 15 OUT-D フルブリッジ制御出力 16 OUT-C フルブリッジ制御出力 17 OUT-B フルブリッジ制御出力 18 OUT-A フルブリッジ制御出力 19 GND GND 20 RT 発振周波数設定
ブロックダイアグラム
+ − + − + − + − UVLO H L VCC OUT-A 1.4 V 4 V VREF GOOD H L OUT-B DELAY-1 OUT-C OUT-D DELAY-2 OUT-E OUT-F DELAY-3 OSCILLATOR RES Q 5 V GENERATOR RT SYNC FB (−) RAMP CS SS 10 μ GND PULSE BY PULSE SYNC. I/O Current Ref. Generator COMPARATOR VREF VREF CIRCUIT BIAS COMP ERROR AMP VREF 500 μ VREF 1.135 V VREF CLAMP CIRCUIT START-UP COUNTER 32 CLOCK UVL VREF GOOD VREF GOOD R SQ R S Q 1.55 V 1.46 V DELAY DELAY VREF VREF DELAY DELAY VREF Zero Delay DELAY VREF DELAY VREF Zero Delay FB (+) VREF GOOD VREF > 4.6 V→High VCC > 8.4 V→High 【注】 図中のスイッチは，制御信号Ｈでオンします。絶対最大定格
(Ta = 25°C) 項目 記号 定格値 単位 注意 電源電圧 Vcc 20 V 1 出力ピーク電流 Ipk-out ±50 mA 2, 3 出力直流電流 Idc-out ±5 mA 3 VREF 端子電流 Iref-out –20 mA 3 COMP 端子シンク電流 Isink-comp 2 mA 3 ディレイ端子電流 Iset-delay 0.3 mA 3 RT 端子電流 Iset-rt 0.3 mA 3 VREF 電圧 Vter-ref –0.3∼6 V 1, 4 その他端子電圧 Vter-1 –0.3∼(Vref + 0.3) V 1, 5 動作接合温度 Tj-opr –40∼+125 °C 6 保存温度 Tstg –55∼+150 °C 【注】 1. 定格電圧は，GND 端子を基準とします。 2. 容量性負荷を駆動する際の過渡的な電流です。 3. 定格電流は，IC に流れ込む方向を (+)，吐き出す方向を (–) とします。 4. VREF 端子電圧は，VCC 端子電圧を超えないようお願いします。 5. その他の端子CS, RAMP, COMP, FB (+), FB (–), SS, RT, SYNC, DELAY-1∼3, OUT-A∼F 6. θja; 228°C/W
電気的特性
(Ta = 25°C, Vcc = 12 V, RT = 33 k, Rdelay = 51 k, unless otherwise specified.)
項目 記号 Min Typ Max 単位 測定条件
Start threshold VH 7.7 8.4 9.1 V
Shutdown threshold VL 7.4 8.0 8.6 V
UVLO hysteresis dVUVL 0.3 0.4 0.5 V
Start-up current Is — 90 150 μA Vcc = 7.5 V
SUPPLY
Operating current Icc — 7 10 mA No load on VREF pin
Output voltage Vref 4.9 5.0 5.1 V
Line regulation Vref-line — 0 10 mV Vcc = 10 V to 16 V
Load regulation Vref-load — 6 20 mV Iref = –1 mA to –20 mA
VREF
Temperature stability dVref/dTa — ±80 *1 — ppm/°C Ta = –40 to 105°C Oscillator frequency fosc — 960 *1
— kHz
Switching frequency fsw 412 480 547 kHz Measured on OUT-A, -B
Line stability fsw-line –1.5 0 1.5 % Vcc = 10 V to 16 V
Temperature stability dfsw/dTa — ±0.1 *1 — %/°C Ta = –40 to 105°C OSCILLATOR
RT voltage VRT 2.5 2.7 2.9 V
Input threshold VTH-SYNC 2.5 2.85 3.2 V
Output high VOH-SYNC 3.5 4.0 — V RSYNC = 33 kΩ to GND
Output low VOL-SYNC — 0.05 0.15 V RSYNC = 33kΩ to VREF
Minimum input pulse TI-MIN 50 — — ns
SYNC
Output pulse width TO-SYNC — 500 — ns
【注】 1. 設計参考値です。
(Ta = 25°C, Vcc = 12 V, RT = 33 k, Rdelay = 51 k, unless otherwise specified.)
項目 記号 Min Typ Max 単位 測定条件
Input offset voltage Vos –2 3 8 mV FB (–) and COMP are shorted. VFB (+) = 1.25 V
FB (+) input current IFB (+) –2.0 0 2.0 μA FB (+) = FB (–) = 1.25 V
FB (–) input current IFB (–) –2.0 0 2.0 μA FB (+) = FB (–) = 1.25 V
Open-loop DC gain Av — 80 *1
— dB
Unity gain bandwidth BW — 2 *1 — MHz
Output source current ISOURCE –650 –500 –390 μA FB (+) = 1.25 V,
FB (–) = 0.75 V, COMP = 2 V
Output sink current ISINK 2.0 6.5 — mA FB (+) = 1.25 V,
FB (–) = 1.75 V, COMP = 2 V
Output high voltage VOH-EO 3.7 3.9 — V FB (+) = 1.25 V,
FB (–) = 0.75 V, COMP; Open
Output low voltage VOL-EO — 0.1 0.4 V FB (+) = 1.25 V,
FB (–) = 1.75 V, COMP; Open
ERROR AMPLIFIER
Output clamp voltage *4 VCLAMP-EO –0.16 –0.07 0.0 V FB (+) = 1.25 V, FB (–) = 0.75 V, COMP; Open, SS = 1 V
RAMP offset voltage VRAMP 1.035 1.135 1.235 V
RAMP bias current IRAMP –5 –0.8 5 μA RAMP = 0.3 V
RAMP sink current *1 ISINK-RAMP 8 26 — mA RAMP = 1 V, COMP = 0 V
Minimum phase shift Dmin — 0 *1*5 — % RAMP = 1 V, COMP = 0 V
Maximum phase shift Dmax — 97.0 *1
*5 — % RAMP = 0 V, COMP = 2.1 V
Delay to OUT-C, -D *2 Tpd — 30 60 ns COMP = 1.6 V
PHASE MODULATOR
RAMP discharge time *1 Tdis 40 80 120 ns
DELAY-1, -2, -3 *3 TD1, 2, 3 22 33.5 45 ns Delay set R = 51 k
DELAY2-1, -2, -3 *1
*3 TD2_1, _2, _3 70 100 130 ns Delay set R = 180 k
DELAY
Terminal voltage VD1, 2, 3 1.9 2.0 2.1 V Delay set R = 51 k 【注】 1. 設計参考値です。 2. Tpd は以下に定義します。 RAMP OUT-C/D Tpd 0 V 1 V 50% 50% 5 V 0 V 3. TD1, 2, 3 は以下に定義します。 OUT-A OUT-B OUT-C OUT-D OUT-E OUT-F TD1 TD1 TD2 TD2 TD3 For primary control For secondary control 50% TD3
4. VCLAMP-EO = VCOMP – SS voltage (1 V)
5. Maximum/Minimum phase shift は以下に定義します。
T1 T2 OUT-A OUT-D T1 T2 OUT-B OUT-C D = T2 × 2 × 100 (%) T1 (次頁へ続く)
(Ta = 25°C, Vcc = 12 V, RT = 33 k, Rdelay = 51 k, unless otherwise specified.)
項目 記号 Min Typ Max 単位 測定条件
Source current ISS –14 –10 –6 μA SS = 1 V
SOFT START
SS high voltage VOH-SS 3.9 4.0 4.1 V
Pulse-by-pulse current limit threshold
VCS-PP 1.26 1.4 1.54 V
OVER CURRENT
PROTECTION Delay to OUT pins *2
Tpd-cs — 40 80 ns CS = 0 V to 1.57 V
High voltage VOH-OUT 4.3 4.8 — V IOUT = –5 mA
Low voltage VOL-OUT — 0.1 0.4 V IOUT = 5 mA
Rise time tr — 5 15 ns COUT = 33 pF
Fall time tf — 5 15 ns COUT = 33 pF
OUTPUT Timing offset *3 TD4 — 3 20 ns 【注】 1. 設計参考値です。 2. Tpd-cs は以下で定義します。 CS OUT-C/D Tpd-cs 0 1.57 V 50% 50% 3. TD4 は以下で定義します。 OUT-D OUT-E TD4 50% 50% OUT-C OUT-F TD4 50% 50%
波形タイミング
【注】 図中の電圧値，電流値，時間は，すべて代表値を示します。 フルブリッジおよび 2 次側制御OUT-A
OUT-B
OUT-C
OUT-D
OUT-E
OUT-F
TD1 TD1 TD2 TD2 TD3 TD3COMP
RAMP
RAMP + 1.135 V
(ౝㇱାภ) DRIVE DRIVE DRIVE DRIVE OUT-A OUT-B OUT-C OUT-D RAMP VIN DRIVE OUT-F DRIVE OUT-E MA ᄖㇱࡄࡢᲑ MB MC MD ME MF 1.135 VCS
起動および遮断 VCC VREF 8.4 V SS 8 V 4.0 V 0 V 0 V 5 V High Low High Low DISCHARGE (ౝㇱାภ) COMP RAMP 4.0 V Iss 10 μA SS
From Error Amp
࠰ࡈ࠻ࠬ࠲࠻ࡉࡠ࠶ࠢ
COMPARATOR
DISCHARGE SS IN Css
Current information CLAMP
FOR PHASE MODULATION 32 counts RES (ౝㇱାภ) 1.135 V VREF VREF GOOD (ౝㇱାภ) + −
機能説明
【注】 特記なき場合，図中の電圧値，電流値，時間は，すべて代表値を示します。 UVLO
UVLO は，Under Voltage Lockout Operation の略で IC の電源電圧が低いときに IC の動作を停止する機能で す。IC 動作停止時は，5 V の内部電圧発生回路 (VREF) が停止するため，VREF を動作電源とする回路の動 作が停止します。
UVLO 以外の回路ブロックは，VREF を動作電源としています。このため，IC の電源電流は UVLO 回路で 消費される電流値と等しくなります。下図に VCC 入力電流と VCC 入力電圧，および VREF と VCC 入力電 圧の関係を示します。 0 7.5 V 8.0 V 8.4 V 12 V ICC Is 20 V VCC ICC 0 8.0 V 8.4 V 5 V 20 V VCC VREF 図 1 Start-up Counter
VREFGOOD 信号 (内部信号) が論理 Low レベルになると，R2A20121 はコントローラとしての動作を開始 します。VREFGOOD 信号は，VERFGOOD 回路の出力から 32 CLOCK の Start-up Counter を介して作られま す。 Circuit Bias From Oscillator UVLO H L VCC VREF GOOD H L 5 V Generator VREF Start-up Counter 32 clock VREF GOOD 図 2
したがって，IC の動作開始は UVLO 解除から 32 COUNT 遅れます。これは，発振器周波数を 1 MHz に設 定した場合には，32 μs の遅延になります。この遅れによって UVLO 解除に，VREF (5 V) が安定するまでの 動作停止を行なうことができます。なお，Start-up Counter は VREF 立ち上がり時に動作しますが，VREF 立 ち下がり時は動作しませんのでご注意ください (Start-up Counter による論理遅延はなし)。 VCC 32 counts 4.6 V 8.4 V 8.0 V 4.4 V േ㐿ᆎ േᱛ VREF RES (ౝㇱ࿁〝) VREF GOOD (ౝㇱ࿁〝) 図 3
Oscillator 発振器の発振周波数は RT 端子と GND 間に接続する抵抗で設定します。下のグラフは外付け抵抗と発振周 波数の関係を示します。発振周波数の typical 値は以下の式で求まります。
fosc = [Hz]
1
25 [pF]
× RT [Ω] + 150 [ns]
R2A20121 RT SYNC (2.7 V) RT GND fosc vs. RT 10 100 1000 10000 10 100 1000 RT (kΩ) fosc (kHz) 図 4 RT 端子に接続する抵抗は，RT 端子の直近に配置してください。また，他の信号からのクロストークを極 力小さくするようパターン設計をお願いします。 Synchronized Operation R2A20121 の SYNC 端子同士を接続することで並列同期運転が可能です。この場合，マスタとなる IC 1 個 に対して最大 4 個のスレーブ IC の接続が可能です。スレーブ側 IC の RT はマスタの RT に対して 2 倍以上 の値に設定してください。 R2A20121 MASTER RT SYNC (2.7 V) RT R2A20121 MASTER RT SYNC (2.7 V) 2 × RT R2A20121 MASTER RT SYNC (2.7 V) 2 × RT Max 4 slaves GND GND GND 図 5 並列同期運転R2A20121 の SYNC 端子に同期信号を与えることで外部同期運転が可能です。この場合 R2A20121 は，マ スタとなるクロックの 1/2 以下の周波数に設定してください。
また，SYNC 端子のソース電流能力は最大 2 mA となりますので，MASTER のシンク電流能力は，2 mA × SLAVE 個数以上に設定してください。例えば，5 個の R2A20121 にクロックを与える場合には，MASTER LOGIC のシンク電流能力は 10 mA 以上 (Vsync = 2.5 V 時) に設定します。 なお，マスタクロックの周波数は最大 2 MHz としてください。入力波形の条件に関しては図 7 を参照して ください。 TTL or CMOS MASTER R2A20121 MASTER RT SYNC (2.7 V) RT R2A20121 MASTER RT SYNC (2.7 V) RT MASTER CLOCK GND GND 図 6 外部同期運転 TCYCLE TI-MIN TIL-MIN VIH-SYNC VIL-SYNC
Item Input Range 500 ns Min 50 ns Min 100 ns Min 3.2 V to VREF 0 V to 2.5 V TIL-MIN TCYCLE TI-MIN TIH-SYNC TIL-SYNC 図 7 SYNC 端子入力条件
ノイズ耐量
R2A20121 の SYNC 端子に同期信号を与えて動作させる場合，同期信号のスルーレートと VREF 端子のノ イズ量により発振周波数に異常が発生する恐れがあります。 下に SYNC 端子に入力する信号のスルーレートと VREF 端子ノイズ量の関係を示します。 同期運転を行なう場合は，下図を参考に VREF 安定化容量を設定してください。 R2A20121ޓࡁࠗ࠭⠴㊂ 0 1 2 3 4 5 6 7 8 9 10 11 100 150 200 250 300 350 400 Vrefࡁࠗ࠭ࡌ࡞ޓޓޓ[mV] SYNC ࠬ࡞࠻ [ V /μ s] ⺋േߒߥ㗔ၞ 【注】 上のグラフは，弊社評価治具による測定結果です。 ノイズの影響は，お客様の設計されたボードにより差があることが予想されますので，本データを参 考に，お客様にて十分な評価をお願いいたします。
RAMP 外付け容量設定方法 下のグラフに，RAMP 外付け容量 対 ディスチャージ時間の関係を示します。 RAMP 端子容量を接続する場合，下図を参考に容量値を設定してください。 R2A20121 RAMPᄖઃߌኈ㊂ ኻ ࠺ࠖࠬ࠴ࡖࠫᤨ㑆 0 20 40 60 80 100 120 140 0 100 200 300 400 500 600 700 800 900 1000 1100 1200 1300 1400 1500 RAMPᄖઃߌኈ㊂ [pF] ࠺ࠖࠬ࠴ࡖࠫᤨ㑆 [ n s ]
Synchronous Phase Shift Full-Bridge Control
R2A20121 は，Full-bridge 制御用の出力 OUT-A∼OUT-D，2 次側同期整流制御用の出力 OUT-E, OUT-F を備 えています。OUT-A∼OUT-D の出力間のタイミングディレイ TD1, TD2 を外付け抵抗で調整することにより ZVS (Zero Voltage Switching) を行なうことが可能です。また，OUT-E, OUT-F は 2 次側全波整流に適した出 力タイミングとなっていますので，カレントダブラ方式，センタタップ方式のどちらのアプリケーションで も使用できます。下図に理想モデルを用いて Full-bridge ZVS + Current doubler 方式の動作を示します。
RES pulse (ౝㇱାภ) Full-Bridge ᓮࠬࠗ࠶࠴ (Highߢࠝࡦ) หᦼᢛᵹ ᓮࠬࠗ࠶࠴ (Highߢࠝࡦ) ࠻ࡦࠬ1ᰴ ਔ┵㔚 ࠻ࡦࠬ2ᰴ ਔ┵㔚 SA SB SC SD SE SF VIN −VIN 0 VIN/N −VIN/N0 Subinterval : TD1 TD2 TD3 1 2 3 4 5 t0 t1 t2 t3 t4 t5 Time : 図 8 • Subinterval: 1 期間 1 では，SA, SD がオンして，トランス 1 次側に VIN を発生させます。トランス 2 次側には巻線比に 比例した電圧が発生して，1 次側の電力が負荷側に伝達されます。 このとき，2 次側スイッチ SE はオフ，SF はオンしています。 SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Subinterval: 1
• Subinterval: 2 t1 の時点で SD がオフするため，1 次側電流は共振容量 Cr2 に流れ込みます。そのとき Cr2 が充電される ため，V12 の電位が上昇します。励磁電流および L1, L2 のリップル電流が Io より十分小さいと考えれば， V12 のスロープの近似式は下式となります。 dV12 dt = • [ V/s ] ……… (1) 0.5 Io N 1 Cr2 ここで，N は 1 次巻線と 2 次巻線の比 N = N1 / N2，Io は出力電流とします。 SE, SF ともオンしていますのでトランス 2 次側は短絡状態となり，それまで流れていた電流値を保持しま す。 SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Subinterval: 2 • Subinterval: 3 t2 の時点で SC がオンします。SD オフ (t1) → SC オン (t2) のディレイを最適値にセットすることで ZVS 動作を得ることができます。このディレイ時間は式 (2) で表現できます。 TD2 = N • Cr2 • VIN [s] ……… (2) 0.5 Io SC がオンした後は，トランス 1 次側は短絡状態ですので，SC がオンした直後の電流値を保持します。 SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Subinterval: 3 • Subinterval: 4 t3 の時点で SA がオフするため，1 次側電流は共振容量 Cr1 を放電し，V11 の電位は下降します。共振イ ンダクタ Lr には負電位がかかり磁束リセットが開始します。このとき，Cr1, Lr で直列共振回路が構成さ れるため，V11 の波形は正弦波状に変化します。共振周波数は (3) 式となります。 fr = [Hz] 1 ……… (3) 2 π
√
(Cr1 • Lr) SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Subinterval: 4• Subinterval: 5 t4 の時点で同期スイッチ SF がオフすると，それまで SF に流れていた電流は SF のボディダイオードを通 して流れ続けます。SF のオフは共振インダクタ Lr の磁束リセットが終わる前に行なう必要があります。 Lr の磁束リセット終了時に SF がオフしていないと，トランス 2 次側短絡状態で電力伝達がされるためト ランス 1 次，2 次に過大な電流が流れ部品が破壊する可能性があります。 また，SF のボディダイオードが導通する時間が長いと損失が大きくなるため，R2A20121 のディレイ調整 端子 TD3 で適切なタイミングを設定してください。 Lr のリセット時間 tr は，Lr と Cr1 による共振電圧ピーク値が入力電圧内にある場合には (4) 式となりま す。 Treset (Lr) | vpp ≤ VIN = •1 4 1 fr = 0.5 π
√
(Lr • Cr1) [s] ………… (4) ここで，vpp は共振電圧ピーク値であり， Io 2 1 N vpp = • •√
(Lr / Cr1) [V] ……… (5) SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Subinterval: 5 • Time: t5 t5 の時点で同期スイッチ SB をオンさせます。SB の両端電圧が最小値 (共振電圧のピーク値) に SB をオン させることで，SB のスイッチング損失を最小にすることが可能です。SB オンのタイミングは，R2A20121 の TD1 で設定可能です。共振電圧がピークとなる時間は (4) 式のようになります。 t5 以降は，Subinterval 1∼5 と同様の原理で動作します。 SA SC SB SD Lr V12 V11 VIN Cr2 Cr1 VOUT SE SF L2 L1 Time: t5Delay Setting 出力間ディレイ (TD1, TD2, TD3) は DELAY-1 (-2, -3) 端子と GND 間に接続する抵抗で設定します。下の グラフは外付け抵抗とディレイの関係を示します。ディレイ設定時間の typical 値は以下の近似式となります。
TD = 0.5 [pF]
× RD [Ω] + 8 [ns] [s]
なお，RD の値が小さい場合には，内部遅延等の影響により設定時間が上記計算値よりも大きくなりますの で，下記グラフを参考に定数設定をしてください。 TD (ns) RD (kΩ) TD vs. RD 1.00E+03 1.00E+00 1.00E+01 1.00E+02 1 10 100 1000 R2A20121 DELAY-1 (DELAY-2) (DELAY-3) (2.0 V) RD GND 図 9 DELAY-1 (-2, -3) に接続する抵抗は，端子の直近に配置してください。また，他の信号からのクロストー クを極力小さくするよう，パターン設計をお願いします。 DELAY-3 (TD3)2 次側制御用出力 OUT-E, OUT-F のディレイ TD3 は，トランス 2 次側の短絡を防止する目的で 0 s (Typ)と なる条件があります。TD3 と IC 動作状態の関係を下表に示します。
モード 定義 OUT-E, OUT-F の動作 注
Light load COMP < 1.55 V TD3 = 0 1, 3 Pulse by pulse OCL CS ≥ 1.4 V TD3 = 0 2, 3
【注】 1. 軽負荷の検出は，エラーアンプの出力電圧によって行ないます。軽負荷の検出特性は下の図のようになりま す。 + − Light Load Detector Comparator 1.135 V FB (−) FB (+) COMP RAMP VREF 500 μ Error Amp. 1.46 V 1.55 V COMP 㔚 0 TD3 TD3 ⸳ቯ୯
Light Load Detector ․ᕈ
+ −
+ −
2. パルス バイ パルス カレントリミッタ (PBP OCL) が動作した次の OUT-E または OUT-F の TD3 は 0 s (Typ) となります。その後，PBP OCL ではなく，Comparator によって OUT-C, OUT-D が反転すると，TD3 は DELAY-3 端子で設定した値に戻ります。
3. IC 起動後，SS 端子を 3.9 V 以上に上昇させないと，TD3 = 0 の状態を保持してしまいます。 SS 端子に外付け部品を付ける場合は，ご注意ください。
アプリケーション
【注】 ここでは応用回路の一例を提案します。製品への適用にあたりましては確認実験をお願いします。 Slope Compensation カレントモード特有の不安定動作を改善するために，電流センス信号にある電圧勾配を重畳させます。ス ロープ補償の方法は以下の方法が挙げられます。 OUT-A OUT-D OUT-B OUT-C 5 V (VREF)Current sense signal Compensated signal RAMP
R2A20121 1.135 V Q S R RES Comparator + − 図 10 Driving a Pulse Transformer
本 IC の OUT-A∼OUT-F は，Vref を電源とする CMOS 出力です。パルストランスを直接駆動する場合には Vref 電圧が励磁電流により変動します。Vref 変動が内部回路動作を不安定にする場合がありますので，パル ストランスの直接駆動は行なわないでください。 パルストランスの駆動方法は以下が挙げられます。 • Case 1 (NG) 下図は，パルストランスを直接駆動する場合です。励磁電流による Vref 電圧変動が起きます。 ߎߩബ⏛㔚ᵹߦࠃࠅ Vref ୯߇ᄌേߔࠆ R2A20121 OUT-E Vref Cref Internal Circuitry Case 1 (NG) • Case 2 下図は，トランジスタによる電流アンプを追加する例です。励磁電流による逆流は Blocking diode で阻止 されますので容量 CB を充電します。これにより Cref の電位変動は抑えられ安定した動作が可能です。 なお，トランジスタによるバッファのほか，標準ロジック IC，バッファ IC も接続が可能です。バッファ 回路の電源供給方法は同様にしてください。 Blocking diode R2A20121 OUT-E Vref Cref CB Internal Circuitry
• Case 3 下図は，エミッタフォロワによるドライブ電源供給法の一例です。前述と同様な理由で Cref の電位変動 は抑えられ安定した動作が可能です。 R2A20121 OUT-E VREF Cref CB Internal Circuitry Case 3 外部電源からの電源供給 R2A20121 は，下図の方法で外部電源から電源供給をすることが可能です。この場合，IC の動作および停 止は，VREFGOOD 回路により制御されます。VREFGOOD 回路の立ち上がりしきい値電圧は 4.6 V (Typ)，立 ち下がり時は 4.4 V です。 供給する外部電圧値により，IC 特性が変化しますので，外部電圧には，精度の良い 5 V 電圧を使用してく ださい。 VREF Vcc R2A20121 Vext 5 V ± 2% 図 11
主特性
7.4 7.6 7.8 8.0 8.2 8.4 8.6 8.8 9.0 VH/VL [V] 0 20 40 60 80 100 120 140 Is [ μ A] UVL㔚 ኻ ࿐᷷ᐲ․ᕈ Ta [°C] −40 −25 0 25 50 75 100 VH VL 125 ࠬ࠲ࡦࡃࠗ㔚ᵹ ኻ ࿐᷷ᐲ․ᕈ Ta [°C] −40 −25 0 25 50 75 100 125 Vcc = 7.5 V0 2 4 6 8 10 12 Icc [mA] 4.80 4.85 4.90 4.95 5.00 5.05 5.10 5.15 5.20 VREF [V] −40 −25 0 25 50 75 100 125 േ㔚ᵹ ኻ ࿐᷷ᐲ․ᕈ VREFജ㔚 ኻ ࿐᷷ᐲ․ᕈ Ta [°C] Ta [°C] −40 −25 0 25 50 75 100 125
−6.0 −4.0 −2.0 0.0 2.0 4.0 6.0 8.0 10.0 Vos [mV] −700 −600 −500 −400 −300 −200 −100 ISOURCE [ μ A] FB (+) = 1.25 V, FB (−) = 0.75 V, COMP = 2 V −40 −25 0 25 50 75 100 125 ࠛࠕࡦࡊജࠝࡈ࠶࠻㔚ኻ࿐᷷ᐲ․ᕈ ࠛࠕࡦࡊ࠰ࠬ㔚ᵹኻ࿐᷷ᐲ․ᕈ Ta [°C] Ta [°C] −40 −25 0 25 50 75 100 125
2 4 6 8 10 12 14 16 18 FB (+) = 1.25 V, FB (−) = 1.75 V, COMP = 2 V −15 −14 −13 −12 −11 −10 −9 −8 −7 −6 −5 Iss [ μ A] 0 20 ISINK [mA] ࠰ࡈ࠻ࠬ࠲࠻┵ሶ㔚ᵹ ኻ ࿐᷷ᐲ․ᕈ ࠛࠕࡦࡊࠪࡦࠢ㔚ᵹ ኻ ࿐᷷ᐲ․ᕈ Ta [°C] −40 −25 0 25 50 75 100 125 Ta [°C] −40 −25 0 25 50 75 100 125 SS = 1 V
380 400 420 440 460 480 500 520 540 560 580 fsw [kHz] 15 20 25 30 35 40 45 50 TD1 [ns] ࠬࠗ࠶࠴ࡦࠣᵄᢙ ኻ ࿐᷷ᐲ․ᕈ Ta [°C] TD1࠺ࠖࠗ ኻ ࿐᷷ᐲ․ᕈ Ta [°C] −40 −25 0 25 50 75 100 125 −40 −25 0 25 50 75 100 125
0 10 20 30 40 50 60 70 −40 −25 0 25 50 75 100 125 ࠞࡦ࠻ࡦࠬㆃᑧᤨ㑆 ኻ ࿐᷷ᐲ․ᕈ Ta [°C] Tpd [ns] Ta [°C] ㆊ㔚ᵹ⼔ㆃᑧᤨ㑆 ኻ ࿐᷷ᐲ․ᕈ 0 20 40 60 80 100 −40 −25 0 25 50 75 100 125 Tpd_cs [ns]
外形寸法図
NOTE)
1. DIMENSIONS"*1 (Nom)"AND"*2" DO NOT INCLUDE MOLD FLASH. 2. DIMENSION"*3"DOES NOT
INCLUDE TRIM OFFSET.
Index mark E 1 y x M p *3 *2 *1 F 10 20 11 A D E H Z b
Terminal cross section ( Ni/Pd/Au plating ) p c b 1 1 Detail F A L L θ 0.65 0.10 0.65 6.20 6.60 0.20 0.15 A1 6.80 Max Nom Min Dimension in Millimeters Symbol Reference 1.10 0.6 0.5 0.4 4.40 0.10 0.07 0.03 0.25 0.20 0.15 0.10 6.40 8° 0° 0.13 1.0 6.50 L1 Z HE y x θ c bp A2 E D b1 c1 e e L A P-TSSOP20-4.4x6.5-0.65 0.07g MASS[Typ.] TTP-20DAV PTSP0020JB-A RENESAS Code
ޥ100-0004 ජઍ↰ᄢᚻ↸2-6-2 (ᣣᧄࡆ࡞) ޥ190-0023 ┙ᎹᏒᩊፒ↸2-2-23 (╙ੑ㜞ፉࡆ࡞2F) ޥ980-0013 บᏒ㕍⪲⧎੩㒮1-1-20 (⧎੩㒮ࠬࠢࠛࠕ13F) ޥ970-8026 ࠊ߈Ꮢᐔዊᄥ㇢↸4-9 (ᐔዊᄥ㇢ࡆ࡞) ޥ312-0034 ߭ߚߜߥ߆Ꮢၳญ832-2 (ᣣ┙ࠪࠬ࠹ࡓࡊࠩൎ↰1F) ޥ950-0087 ᣂẟᏒ᧲ᄢㅢ1-4-2 (ᣂẟਃ‛↥ࡆ࡞3F) ޥ390-0815 ᧻ᧄᏒᷓᔒ1-2-11 (ᤘࡆ࡞7F) ޥ460-0008 ฬฎደᏒਛᩕ-2-29 (ฬฎደᐢዊ〝ࡊࠗࠬ) ޥ541-0044 ᄢ㒋Ꮢਛᄩફ↸4-1-1 (ᴦ↰↢ᄢ㒋ᓮၴ╭ࡆ࡞) ޥ920-0031 ㊄ᴛᏒᐢጟ3-1-1 (㊄ᴛࡄࠢࡆ࡞8F) ޥ730-0036 ᐢፉᏒਛⴼ↸5-25 (ᐢፉⴼ↸ࡆ࡞࠺ࠖࡦࠣ8F) ޥ812-0011 ጟᏒඳᄙඳᄙ㚞೨2-17-1 (ඳᄙࡊࠬ࠹ࠫ5F) (03) 5201-5350 (042) 524-8701 (022) 221-1351 (0246) 22-3222 (029) 271-9411 (025) 241-4361 (0263) 33-6622 (052) 249-3330 (06) 6233-9500 (076) 233-5980 (082) 244-2570 (092) 481-7695 ᧄ ␠ ᧲ ੩ ᡰ ␠ ᧲ ർ ᡰ ␠ ࠊ ߈ ᡰ ᐫ ⨙ ၔ ᡰ ᐫ ᣂ ẟ ᡰ ᐫ ᧻ ᧄ ᡰ ␠ ਛ ㇱ ᡰ ␠ 㑐 ᡰ ␠ ർ 㒽 ᡰ ␠ ᐢ ፉ ᡰ ᐫ Ꮊ ᡰ ␠ عᛛⴚ⊛ߥ߅วߖ߅ࠃ߮⾗ᢱߩߏ⺧᳞ߪਅ⸥߳ߤ߁ߙޕ ޓ✚ว߅วߖ⓹ญ㧦ࠦࡦ࠲ࠢ࠻ࡦ࠲ޓE-Mail: [email protected] http://www.renesas.com ᧄ⾗ᢱߏ↪ߦ㓙ߒߡߩ⇐ᗧ㗄 㧝㧚ޓᧄ⾗ᢱߪޔ߅ቴ᭽ߦ↪ㅜߦᔕߓߚㆡಾߥᑷ␠ຠࠍߏ⾼ߚߛߊߚߩෳ⠨⾗ᢱߢࠅޔᧄ⾗ᢱਛߦ⸥タߩᛛⴚᖱႎߦߟߡᑷ␠߹ߚߪ╙ਃ⠪ߩ⍮⊛⽷↥ᮭ ޓߘߩઁߩᮭߩታᣉޔ↪ࠍ⸵⻌߹ߚߪ⸽ߔࠆ߽ߩߢߪࠅ߹ߖࠎޕ 㧞㧚ޓᧄ⾗ᢱߦ⸥タߩຠ࠺࠲ޔ࿑ޔޔࡊࡠࠣࡓޔࠕ࡞ࠧ࠭ࡓߘߩઁᔕ↪࿁〝ߥߤోߡߩᖱႎߩ↪ߦ࿃ߔࠆ៊ኂޔ╙ਃ⠪ߩ⍮⊛⽷↥ᮭߘߩઁߩᮭߦ ޓኻߔࠆଚኂߦ㑐ߒޔᑷ␠ߪ⽿છࠍ⽶߹ߖࠎޕ 㧟㧚ޓᧄ⾗ᢱߦ⸥タߩຠ߅ࠃ߮ᛛⴚࠍᄢ㊂⎕უེߩ㐿⊒╬ߩ⋡⊛ޔァ↪ߩ⋡⊛ޔࠆߪߘߩઁァ↪ㅜߩ⋡⊛ߢ↪ߒߥߢߊߛߐޕ߹ߚޔャߦ㓙ߒ ޓޓߡߪޔޟᄖ࿖ὑᦧ߅ࠃ߮ᄖ࿖⾏ᤃᴺޠߘߩઁャ㑐ㅪᴺࠍㆩߒޔߘࠇࠄߩቯࠆߣߎࠈߦࠃࠅᔅⷐߥᚻ⛯ࠍⴕߞߡߊߛߐޕ 㧠㧚ޓᧄ⾗ᢱߦ⸥タߩຠ࠺࠲ޔ࿑ޔޔࡊࡠࠣࡓޔࠕ࡞ࠧ࠭ࡓߘߩઁᔕ↪࿁〝ߥߤߩోߡߩᖱႎߪᧄ⾗ᢱ⊒ⴕᤨὐߩ߽ߩߢࠅޔᑷ␠ߪᧄ⾗ᢱߦ⸥タߒߚ ޓຠ߹ߚߪ᭽╬ࠍ੍๔ߥߒߦᄌᦝߔࠆߎߣ߇ࠅ߹ߔޕᑷ␠ߩඨዉຠߩߏ⾼߅ࠃ߮ߏ↪ߦᒰߚࠅ߹ߒߡߪޔ೨ߦᑷ␠༡ᬺ⓹ญߢᦨᣂߩᖱႎࠍ ޓޓޓߏ⏕ߚߛ߈߹ߔߣߣ߽ߦޔᑷ␠ࡎࡓࡍࠫJVVR YYYTGPGUCUEQO ߥߤࠍㅢߓߡ㐿ߐࠇࠆᖱႎߦᏱߦߏᵈᗧߊߛߐޕ 㧡㧚ޓᧄ⾗ᢱߦ⸥タߒߚᖱႎߪޔᱜ⏕ࠍᦼߔߚᘕ㊀ߦߒߚ߽ߩߢߔ߇ޔਁ৻ᧄ⾗ᢱߩ⸥ㅀߩ⺋ࠅߦ࿃ߔࠆ៊ኂ߇߅ቴ᭽ߦ↢ߓߚ႐วߦ߅ߡ߽ޔᑷ␠ߪߘߩ ޓޓ⽿છࠍ⽶߹ߖࠎޕ 㧢㧚ޓᧄ⾗ᢱߦ⸥タߩຠ࠺࠲ޔ࿑ޔߥߤߦ␜ߔᛛⴚ⊛ߥౝኈޔࡊࡠࠣࡓޔࠕ࡞ࠧ࠭ࡓߘߩઁᔕ↪࿁〝ߥߤߩᖱႎࠍᵹ↪ߔࠆ႐วߪޔᵹ↪ߔࠆᖱႎࠍන⁛ ޓޓߢ⹏ଔߔࠆߛߌߢߥߊޔࠪࠬ࠹ࡓోߢචಽߦ⹏ଔߒޔ߅ቴ᭽ߩ⽿છߦ߅ߡㆡ↪นุࠍ್ᢿߒߡߊߛߐޕᑷ␠ߪޔㆡ↪นุߦኻߔࠆ⽿છߪ⽶߹ߖࠎޕ 㧣㧚ᧄ⾗ᢱߦ⸥タߐࠇߚຠߪޔฦ⒳ోⵝ⟎߿ㆇャㅢ↪ޔක≮↪ޔΆᓮ↪ޔ⥶ⓨቝቮ↪ޔේሶജޔᶏᐩਛ⛮↪ߩᯏེࠪࠬ࠹ࡓߥߤޔߘߩ㓚߿⺋േ ߇⋥ធੱࠍ⢿߆ߒࠆߪੱߦෂኂࠍ߷ߔ߅ߘࠇߩࠆࠃ߁ߥᯏེࠪࠬ࠹ࡓ߿․ߦ㜞ᐲߥຠ⾰ା㗬ᕈ߇ⷐ᳞ߐࠇࠆᯏེࠪࠬ࠹ࡓߢߩ↪ࠍᗧ࿑ߒ ޓޓߡ⸳⸘ޔㅧߐࠇߚ߽ߩߢߪࠅ߹ߖࠎ㧔ᑷ␠߇⥄േゞ↪ߣᜰቯߔࠆຠࠍ⥄േゞߦ↪ߔࠆ႐วࠍ㒰߈߹ߔ㧕ޕߎࠇࠄߩ↪ㅜߦ↪ߐࠇࠆߎߣࠍߏᬌ⸛ߩ㓙 ߦߪޔᔅߕ೨ߦᑷ␠༡ᬺ⓹ญ߳ߏᾖળߊߛߐޕߥ߅ޔ⸥↪ㅜߦ↪ߐࠇߚߎߣߦࠃࠅ⊒↢ߒߚ៊ኂ╬ߦߟߡᑷ␠ߪߘߩ⽿છࠍ⽶߆ߨ߹ߔߩߢߏੌᛚ ޓޓ㗿߹ߔޕ 㧤㧚╙㧣㗄ߦ߆߆ࠊࠄߕޔᧄ⾗ᢱߦ⸥タߐࠇߚຠߪޔਅ⸥ߩ↪ㅜߦߪ↪ߒߥߢߊߛߐޕߎࠇࠄߩ↪ㅜߦ↪ߐࠇߚߎߣߦࠃࠅ⊒↢ߒߚ៊ኂ╬ߦߟ߈߹ߒߡ ߪޔᑷ␠ߪ৻ಾߩ⽿છࠍ⽶߹ߖࠎޕ ޓޓޓ㧝㧕↢⛽ᜬⵝ⟎ޕ ޓޓޓ㧞㧕ੱߦၒㄟߺ↪ߔࠆ߽ߩޕ ޓޓޓ㧟㧕ᴦ≮ⴕὑ㧔ᖚㇱಾࠅߒޔ⮎ᛩਈ╬㧕ࠍⴕ߁߽ߩޕ ޓޓޓ㧠㧕ߘߩઁޔ⋥ធੱߦᓇ㗀ࠍਈ߃ࠆ߽ߩޕ 㧥㧚ᧄ⾗ᢱߦ⸥タߐࠇߚຠߩߏ↪ߦߟ߈ޔ․ߦᦨᄢቯᩰޔേ㔚Ḯ㔚▸࿐ޔᾲ․ᕈޔታⵝ᧦ઙ߅ࠃ߮ߘߩઁ⻉᧦ઙߦߟ߈߹ߒߡߪޔᑷ␠⸽▸࿐ౝߢߏ ޓޓ↪ߊߛߐޕᑷ␠⸽୯ࠍ߃ߡຠࠍߏ↪ߐࠇߚ႐วߩ㓚߅ࠃ߮ߦߟ߈߹ߒߡߪޔᑷ␠ߪߘߩ⽿છࠍ⽶߹ߖࠎޕ 㧝㧜㧚ᑷ␠ߪຠߩຠ⾰߅ࠃ߮ା㗬ᕈߩะߦദߡ߅ࠅ߹ߔ߇ޔ․ߦඨዉຠߪࠆ⏕₸ߢ㓚߇⊒↢ߒߚࠅޔ↪᧦ઙߦࠃߞߡߪ⺋േߒߚࠅߔࠆ႐ว߇ࠅ ߹ߔޕᑷ␠ຠߩ㓚߹ߚߪ⺋േ߇↢ߓߚ႐ว߽ੱりޔἫἴޔ␠ળ⊛៊ኂߥߤࠍ↢ߓߐߖߥࠃ߁ޔ߅ቴ᭽ߩ⽿છߦ߅ߡ౬㐳⸳⸘ޔᑧኻ╷ ⸳⸘ޔ⺋േ㒐ᱛ⸳⸘ߥߤߩో⸳⸘㧔ࡂ࠼࠙ࠚࠕ߅ࠃ߮࠰ࡈ࠻࠙ࠚࠕ㧕߅ࠃ߮ࠛࠫࡦࠣಣℂ╬ޔᯏེ߹ߚߪࠪࠬ࠹ࡓߣߒߡߩ⩄⸽ࠍ߅㗿ߚ ޓޓߒ߹ߔޕ․ߦࡑࠗࠦࡦ࠰ࡈ࠻࠙ࠚࠕߪޔන⁛ߢߩᬌ⸽ߪ࿎㔍ߥߚޔ߅ቴ᭽߇ㅧߐࠇߚᦨ⚳ߩᯏེࠪࠬ࠹ࡓߣߒߡߩోᬌ⸽ࠍ߅㗿ߚߒ߹ߔޕ 㧝㧝㧚ᧄ⾗ᢱߦ⸥タߩຠߪޔߎࠇࠍタߒߚຠ߆ࠄ߇ࠇߚ႐วޔᐜఽ߇ญߦࠇߡ⺋㘶ߔࠆ╬ߩߩෂ㒾ᕈ߇ࠅ߹ߔޕ߅ቴ᭽ߩຠ߳ߩታⵝᓟߦኈᤃߦᧄ ຠ߇߇ࠇࠆߎߣ߇ߥ߈ࠃ߁ޔ߅ቴ᭽ߩ⽿છߦ߅ߡචಽߥో⸳⸘ࠍ߅㗿ߒ߹ߔޕ߅ቴ᭽ߩຠ߆ࠄ߇ࠇߚ႐วߩߦߟ߈߹ߒߡߪޔᑷ␠ߪߘߩ⽿ છࠍ⽶߹ߖࠎޕ 㧝㧞㧚ᧄ⾗ᢱߩోㇱ߹ߚߪ৻ㇱࠍᑷ␠ߩᢥᦠߦࠃࠆ೨ߩᛚ⻌ߥߒߦォタ߹ߚߪⶄߔࠆߎߣࠍ࿕ߊ߅ᢿࠅߚߒ߹ߔޕ 㧝㧟㧚ᧄ⾗ᢱߦ㑐ߔࠆ⚦ߦߟߡߩ߅วࠊߖޔߘߩઁ߅᳇ઃ߈ߩὐ╬߇ߏߑ߹ߒߚࠄᑷ␠༡ᬺ⓹ญ߹ߢߏᾖળߊߛߐޕ ༡ᬺ߅วߖ⓹ญ ᩣᑼળ␠࡞ࡀࠨࠬ⽼ᄁ ̪༡ᬺ߅วࠊߖ⓹ญߩᚲ㔚⇟ภߪᄌᦝߦߥࠆߎߣ߇ࠅ߹ߔޕᦨᣂᖱႎߦߟ߈߹ߒߡߪޔᑷ␠ࡎࡓࡍࠫࠍߏⷩߊߛߐޕ
