ムーアの法則以降の新しい半導体メモリとトランジスタの技術動向
渡辺
重佳
＊廣島
佑
＊＊玉井
翔人
＊＊横田 智広
＊＊＊佐藤匠
＊＊＊＊Trend of novel semiconductor memory and transistor for post Moore’s low
Shigeyoshi WATANABE＊ Yu HIROSHIMA＊＊Shoto TAMAI＊＊Tomohiro YOKOTA＊＊＊and Takumi SATO＊＊＊＊
あらまし Trend of novel semiconductor memory and transistor for post Moore’s low have been described. For promising candidates for replacing presently available planar transistor are 3 dimensional transistors such as FinFET and SGT. Next candidate of FinFET is novel FinFET technology featured with plural number of trench depth with only one process step. Promising candidates of next generation memory are stacked type NAND flash memory and stacked type NAND new type memory which use SGT and BiCS technology. Especially, stacked type NAND new type memory has potential which replace not only high performance memory but also presently available system LSI.
Key words: LSI, 3 dimensional transistor, FinFET, system LSI, MRAM, flash memory
１. 技術動向の概要
近年LSI 産業の重要性は益々高まり、産業全体の 規模は益々大きくなっている。残念ながら日本の電 機メーカの地位は当時より厳しい状況にあるものの、 NAND 型フラッシュメモリに注力している東芝等の トップメーカはインテル、三星、TI 等と共に主導的 な地位を占めている。このLSI の発展を支えている のは当時同様にムーアの法則で知られている MOS トランジスタの微細化である。MOS トランジスタは 1 世代で縦、横、高さ方向に同じ割合（0.7 倍）に縮 小され、トランジスタが微細化されると共に、高速 化、低消費電力化が進んでいる。しかしながら過去 40 年以上続いた微細化もそろそろ限界に近づいてい る。従来から使われているいわゆる平面型トランジ スタでは、ゲート長が短い時に動作を制御できなく なるいわゆるショートチャネル効果が抑制できず、 微細化の限界が見えてきた。 この問題を解決するのが 3 次元型トランジスタで ある。3 次元型トランジスタは、ゲート電極が構造的 にチャネル部分を囲む構造になっているのでゲート のチャネル部分に対する制御性が従来の平面型より も強い。その為平面型よりも微細化に適している特 徴がある。この制御性の良さが平面型以上の高速動 作、低消費電力特性を実現し、パターン面積の縮小 にも貢献している。 以上のように色々な特徴がある3 次元型トランジ スタの唯一の欠点は製造技術の複雑さにある。この ため過去その潜在的に優れた特性にもかかわらず、 製品に使われることは無かった。それが２年前に 3 次元型トランジスタの中で最も研究開発が進んでい るFinFET１）２）３）が初めてインテルのマイクロプロ セッサに使用されることになり４）５）、3 次元型トラン ジスタの時代に突入することになった。図 1-1 に FinFET の構造を従来の平面型と比較する形で示す (2 入力 NAND 回路)。 チャネルになる基板を 3 方向 からゲート電極で囲む構成になっているためゲート の制御性が良く、側面をチャネルに使用できるため パターン面積も小さく出来る特徴がある。 図1-1（a） FinFET トランジスタによる 2 入力 NAND 回路 ＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿ ＊湘南工科大学 工学部 情報工学科 教授 ＊＊大井電気 株式会社 ＊＊＊株式会社 ＤＮＰデータテクノ ＊＊＊＊湘南工科大学 工学部 情報工学科 ４年図1-1（ｂ） 平面型トランジスタによる 2 入力 NAND 回路 今まで問題となっていた製造技術の複雑さも、長年 の努力によって克服され、平面型トランジスタより 僅か数パーセント多い製造コストで、実現すること が可能になった。今後3 次元型トランジスタの中で 最も構造が簡単で製造しやすいFinFET がマイクロ プロセッサ以外の各種システムLSI に使用されてい くと予想される。 以上のようにFinFET は平面トランジスタのショ ートチャネル効果を防ぎ、パターン面積を小さく出 来るものの、そのパターン面積の縮小効果は限定さ れる（最大でもパターン面積は約半分程度しか縮小 できない）。それは主に通常の製造技術を用いると側 壁チャネルになるいわゆるシリコン基板を掘った時 に形成されるトレンチの深さは、通常浅い１種類に 限定されるためである。チャネル幅の大きなトラン ジスタを実現するためには、このFinFET を並列に 並べなければならず、パターン面積の増加につなが る。 この問題を解決するために新たに提案されたのが、 複数のトレンチ深さ（側壁チャネル幅）を一度のプ ロセス工程で実現できる新しいFinFET 技術である （以下、複数トレンチ深さ新FinFET 技術と略す ）。 この技術の詳細については第２章で述べる。 一方FinFET では、電流はドレインからソース電 極に向かって横方向に流れれる3 次元型トランジス タである。それに対し電流が縦方向に流れる 3 次元 型トランジスタとしてSGT が提案されている７）８）９）。 図1-2 に SGT の構造を示す。チャネルになるシリコ ン柱を 4 方向から囲む形でゲート電極が形成される ため、FinFET 以上にゲート電極によるチャネルの 制御が容易になる特徴がある。またFinFET 同様に 平面型トランジスタと比較してパター面積を縮小で きる特徴がある。ＳＧＴを用いたＮＡＮＤロジック や全加算器等の論理ＬＳＩでは、平面型トランジス タを用いた場合と比較して最大で約半分にパターン 面積を縮小できる９）１０）。 図1-2 SGT の上面図と断面図 また電流が縦方向に流れるため、トランジスタを 縦に直列接続するNAND 型メモリのような回路構成 では最も高密度化できるという特徴を持つ。その最 初の適用例として、NAND フラッシュメモリの積層 化に関する提案がなされた１１）。当初提案された積層 型NAND フラッシュメモリでは、1 層ずつ独立した 製造プロセスでメモリセルを製造する方式になって いたため、積層することにより大容量化できる半面、 1 ビット当たりのコストであるビットコストは安くな らなかった。その問題を解決するために提案されたの がBiCS 技術である１２）。これはゲート電極とゲート電 極間の層間絶縁膜の積層をひとつの製造工程のセッ トとして、このセットを積層する層数だけ繰り返した 後に、一括して基板の一番下までトレンチを形成し、 積層数分だけまとめて同一の工程でメモリセルを形 成する製造技術である。BiCS 技術を導入することによ り、積層することにより大容量化できるだけでなく、 ビットコストを積層しない1 層構造と比較して大幅に 低減することが初めて可能になった。 図1－3 積層型 NAND フラッシュメモリの比較 この BiCS 技術はその後現在最も大容量化されて いるNAND 型フラッシュメモリで本格的に導入され た１２）－１５）。その状況を図 1－3 に示す１６）。32～48 層積層した積層型NAND フラッシュメモリが開発さ Channel width (W/4) Channel width (W/4) Gate Length (L) Gate Si SiO2 SiO2 Drain Source Si Channel width (W/4) Channel width (W/4) Gate Length (L) Gate Si SiO2 SiO2 Drain Source Si NAND flash
Company Toshiba Samsung Intel/Micron Cell structure Vertical NAND Vertical NAND Vertical NAND Number of layer 48 32 32
Cell type Charge trap Charge trap Floating gate Shipping of sample 2015 2014 2015
Design rule ー 30-40nm ー Bit density 128Gbit 128Gbit 256-384Gbit Access speed slow slow slow
れ、東芝、サムスン、Intel/Micron が開発、製品化を 進めている。BiCS 技術を用いると積層数を増やすと ともに大容量化されるだけでなくビットコストも安 くなり低コスト化できる特徴がある。つまり大容量 メモリはムーアの法則による平面型トランジスタの 微細化が限界に達した後も、BiCS 技術を用いて積層 化を進めることにより、従来同様大容量化、低コス ト化が実現できる可能性が高い。今後製造技術等の 進展により、数年単位で積層数を倍増させ、その結 果従来同様に大容量化、低コスト化が推進できると 考えられる。 以上のような積層型ＮＡＮD フラッシュメモリは、 大容量化、低コスト化（平面型の１０％程度まで縮 小可能）に適しているが、動作速度がμ秒程度と遅 く、ＤＲＡM 等のナノ秒動作が必要な主記億メモリ 等の用途に使えない問題がある。この欠点を解決す るために提案されたのが、いわゆる新型メモリを BiCS 技術を用い積層した積層型ＮＡＮD 新型メモ リである（図1－4）。 図1－4 積層型 NAND 新型メモリの比較
積層型 NAND FeRAM１７）－１９）、積層型 NAND
MRAM２０）－２３）、chain 構造（NAND 構造に類似し
た構造）PRAM２４）－２５）がその候補である。いずれ もBiCS 技術を用いて積層化することにより、大容量 化、低コスト化のみならず、高速化も実現できる可能 性がある。いずれも積層型NAND フラッシュメモリ と異なり現時点では研究レベルにとどまっているが、 既にデバイス・回路方式に関して詳細に検討されてい る。第3 章ではこれらの中で最も高速化が期待できる、 積層型ＮＡＮD ＭＲＡＭについて述べる。 積層型NAND 新規メモリは、メモリセルトランジ スタを縦方向に直列に接続したいわゆる NAND 論 理の構成をしている。元々NAND 論理実現に適した 構成をしているものを入力信号の工夫によりランダ ムアクセスが可能な大容量メモリとして使用してい るとも解釈される。前述したように 3 次元型トラン ジスタFinFET や SGT を用いると、従来の平面型ト ランジスタと比較して高速化、低電力化、低コスト 化は出来るもののその効果には限界がある。特に低 コスト化に関しては、微細なパターンを実現するた めのリソグラフィ技術が益々実現困難になっている。 このままでは半導体メモリ以外のシステムＬＳＩで は、3 次元型トランジスタを用いても平面上に配置す る限りではムーアの法則の限界に達してしまう。こ のシステムＬＳＩの 限界をブレークスルーする技 術 と し て 、 前 述 し た BiCS 技術を用いた積層型 NAND 新規メモリは有望である。その期待について 第4 章で述べ、第 5 章を結論とする。
２. 複数トレンチ深さ新 FinFET 技術
２８） 前章で述べたように現在FinFET の側壁チャンネ ルを実現するためにはシリコン基板を掘った時に形 成される浅いトレンチの側壁を利用しており、その トレンチの深さは製造工程を簡単にするために1 種 類が用いられている。実際のシステムＬＳＩでは 色々なチャネル幅のトランジスタが存在するため、 小さなチャネル幅のトランジスタは1 個の、大きな チャネル幅のトランジスタは複数個の並列に接続さ れたFinFET で実現されている。この方法は製造工 程が簡単である半面、平面型トランジスタを用いた 場合と比較してパターン面積が小さくならないとい う課題がある。 こ の 問 題 を 解 決 す る の が 複 数 ト レ ン チ 深 さ 新 FinFET 技術である。これは口径の狭いトレンチで はシリコン基板のエッチングがしにくく、エッチン グ速度が遅くなる特徴を利用している。 図2－1 を用いて詳細に説明する。 図2－1 複数トレンチ深さ新 FinFET 技術の説明図 （Ａ）口径の異なるトレンチを一度のエッチング工 程で実現したシリコン基板の断面写真、（Ｂ）トレン チ口径とトレンチ深さの関係、（Ｃ）複数の側壁チャ ネル幅を実現する時に必要なトレンチ口径を説明す る図FeRAM
MRAM
PRAM
Company/University
SIT
SIT
SIT/Hitachi
Cell structure
Vertical NAND Vertical NAND Vertical NAND
Number of layer
64
64
64
Cell type
Fe-FET
Spin transistor chain structure
Shipping of sample Reserch phase Reserch phase Reserch phase
Design rule
39nm
39nm
39-50nm
Bit density
1Tbit
1Tbit
1Tbit
Access speed
fast
fast
fast
D１F D２F D３F ｆ（D１）F ｆ（D２）F ｆ（D３）F
。
。
。
Isolation width (A) (B) (C) trench1 trench2 trench3 trench1 trench2 trench3（Ａ）は口径の異なるトレンチを一度のエッチング 工程で実現したシリコン基板の断面写真である。口 径が狭いほど浅いトレンチが実現されることが分か る。（Ａ）で得られたトレンチ口径とトレンチ深さの 関係を示したのが（Ｂ）である。トレンチ口径が深 くなるほどトレンチ深さは単調増加して深くなる。 その関数形ｆ（Ｘ）はエッチングプロセスの条件を 調整することによってある程度制御できる。トレン チ口径＝ｆ（トレンチ深さ）の関数形が求まれば、 それを用いて複数のチャネル幅のトランジスタを一 度のプロセス工程で同時に形成することができる。 たとえばチャネル幅２Ｄ１＋Ｆ，２Ｄ２＋Ｆ，２Ｄ ３＋Ｆの 3 種類のトランジスタを形成するためには それぞれＤ１，Ｄ２，D３のトレンチ深さが必要にな る。そのためには（Ｂ）より、ｆ（Ｄ１）、ｆ（Ｄ２）、 ｆ（Ｄ３）の3 種類のトレンチ口径を形成すれば良 い（図Ｃに示す）。 実際にチャネル幅ａＦのトランジスタを複数トレ ンチ深さ新FinFET 技術を用いて実現するためには図 2－2 に示すようなダミーパターンを導入する。（A） 平面型トランジスタのパターン、（Ｂ）に複数トレン チ深さ新FinFET 技術でのトランジスタのパターン、 （Ｃ）に実際の出来上がりの想定した図を示す。 図2－2 チャネル幅ａＦのトランジスタを複数ト レンチ深さ新 FinFET 技術を用いて実現 する場合を説明する図 （A）平面型トランジスタのパターン、（Ｂ）複数ト レンチ深さ新FinFET 技術でのトランジスタのパタ ーン、（Ｃ）実際の出来上がりの想定した図、（Ｄ）（Ｅ） はそれぞれの断面図 これによりダミーパターンを導入して必要なトレン チ口径を実現するすることにより、任意のチャネル 幅のFinFET を 1 度の工程で同時に実現出来ること が分かる。しかも浅いトレンチ深さと深いトレンチ 深さを同時に製造できるため、平面型トランジスタ の場合と比較してパターン面積を大幅に縮小できる。 その例を図2－3 に示す。8 個のチャネル幅の異なる トランジスタから形成されたパターンを想定してい る。図左の平面型トランジスタを用いた場合と比較 して、複数トレンチ深さ新FinFET 技術の導入によ りパターン面積はわずか7.6％に縮小できる。 図2－3 複数トレンチ深さ新 FinFET 技術の導入 によるパターン面積の縮小効果 新たな提案技術は平面型トランジスタと比較して パターン面積を大幅に縮小できるだけでなく、シス テムＬＳＩの設計時間を大幅に低減できる可能性が ある。その例を図2－4 に 2 入力の NAND 回路を用 いて説明する。平面型トランジスタを用いて設計す る場合にはトランジスは平面上に形成されるため、 トランジスタのチャネル幅が異なると全てのパター ンを別に設計する必要があり、設計時間が長くなる 問題があった（回路の大きさも異なる）。それに対し て複数トレンチ深さ新FinFET 技術を用いて設計し た場合には、トランジスタはトレンチ側壁に縦方向 に形成されるため、新たに導入されるダミーパター ン以外は同じパターンを使用できるために設計時間 を大幅に低減できる特徴がある（チャネル幅が異な っても回路の大きさは同じにできる）。 aF Active area Gate F Dummy pattern Dummy pattern F A A’ B B’ ｆ[(a-1)/2]＊F DF DF [(a-1)/2]F (B) (A) (C) (D) (E) 13F 17F 23F 5F 7F 3F F F F
Total channel width 92F
Total channel width 8F
×２ ×１ ×４
平面型
新方式
この幅でトレンチ深さを 変えることが出来る。 図2－4 2入力ＮＡＮＤ回路のパターン設計の簡略化 以上の検討より複数トレンチ深さ新FinFET 技術 を用いることにより従来の平面型トランジスタや FinFET を用いた場合と比較してパターン面積を大 幅に縮小し、設計時間を大幅に短縮できる可能性が あることが分かった。今回提案した技術は今後のシ ステムＬＳＩの製造・設計技術として非常に有効で ある。３. 積層型ＮＡＮＤ ＭＲＡＭ技術
本章では新規メモリの中で最も高速化が期待でき る積層型ＮＡＮＤ ＭＲＡＭの2 つのメモリ方式と その簡単な設計法について述べる。 メモリセル方式として、ワード線と書き込み用ビ ット線に電流を流して書き込み動作を行う従来型の 書き込み方式２０）２１）と、熱アシストにより従来の磁 界書き込み方式より小さな書き込み電流で動作でき る熱アシスト磁界書き込み方式２６）について考察す る。メモリセルにはスピントランジスタを用いる。 これは、スピントランジスタは未だ実動作の検証の 途上にあるが、１トランジスタでメモリセルを構成 できるために微細化と大容量化にＭＲＡM の中で最 も適しているためである。 従来磁界書き込み方式を用いた場合のメモリセル の構成を図3－1 に示す２０）２１）。横方向にＷＬ，縦方 向に書き込み用のビット線（ＷＢL）を走らせる。メ モリセル情報はＮＡＮD 構造を介して上部の読み出 し用ＢＬ（ＲＢL）に読み出される。メモリセル面積 は９F2にまで縮小できる。読み出し書き込み方式を 図3－2 に示す。読み出し時には直列接続したメモリ セル固有の誤動作を防ぐために、選択セルには閾値 電圧（0.2Ｖ）より若干高い電圧 0.25Ｖを印加する。 それに対し通過セルには1Ｖの高電圧を印加する。書 き込み時にはＷＢＬに双方向の書き込み電流を流し、 情報を書き込む。ＷＬに流す電流の方向は情報によ らず1 方向に固定する。図 3－3 にメモリセルアレイ とコア回路の構成を示す。微細なメモリセル面積に WL1 WL2 WL3 WL4 BS RBL WBL Vss WL1 WL2 WL3 WL4 BS WBL RBL Vss 3F 3F WBL RBL BS WL1 WL2 WL3 WL4 WL WBL Insulating layer / Gate oxide Fixed layer Free layer P+diffusion N+diffusion (A) (B) (C) 図3－1 磁界書き込み型メモリセルの構成 (A)等 価回路図, (B)断面図,(C)上面図 WL1 WL2 WL3 WL4 BS RBL WBL Vss Selected cell 1V 1V 1V 1V 0.25V Read operation WL1 WL2 WL3 WL4 BS RBL WBL Vss Selected cell 0V 0V 0V 0V 2V 2V 0V Write operation “0” Write WL1 WL2 WL3 WL4 BS RBL WBL Vss Selected cell 0V 0V 0V 0V 2V 0V 2V “1” Write 図3－2 磁界書き込み方式の場合の読み出し、書き 込み動作対応するため、ロウカラムデコーダには出来るだけ 素子数の少ない方式を用い、回路を構成するトラン ジスタにはＳＧＴを用いる。 図3－1～3－3 の方式を 39nm のデザインルールに適 用した場合、コスト低減のために64 層積層した場合 にも、ＷＬとＢＬの遅延時間は数ns に抑えられるた め、ＤＲＡＭと同程度の50ns のアクセス時間が実現 できることをシミュレーションで確認した。 ここまで述べた従来の磁界書き込み方式は現時点 で最も実績のある方式だが、図3－1 に示すように縦 方向に書き込み用 BL を走らせる必要があるためメ モリセルが９F2と若干大きくなる。また図3－4２６） に示すように、微細化とともに書き込みに必要な書 きこみ電流が増加し、低消費電力化に適さない問題 がある。その問題を解決するため、新たに熱アシス ト磁界書き込み方式２６）を提案した。この方式は熱ア シストに使用できる磁性材料の開発が必要になるが 書き込みBL が不要な為メモリセル面積を５F2まで 縮小できる特徴がある（図3－5）。更に書込み時の電 流値を従来以上に低減でき微細化に適している特長 もある（図3－4）。読み出し方式を図 3－6 に示す。 基本的に従来の磁界書き込み方式（図3－2）と同等 である。書き込み方式を図3－7 に示す。 図3－6 熱アシスト型の読み出し動作 ＷＬに双方向に書き込み電流を流して情報の書き 込みを行う。メモリセルがどのＢＬに属していて もＷＬの電圧が一定になるようにソース線の電圧 を書き込み時に昇圧（1Ｖ）する方式を新たに導入 WL1 WL2 WL3 WL4 BS BL N/2 Vss Selected cell BL 1 BL N Vss WL1 WL2 WL3 WL4 BS
Row Dec. L Row Dec. R
( 0V) ( 0V) 0V 1V 0V 1V 0V 1V 0V 1V 0V 1V 0V 0.25V 0V 1V 0V 1V 0V 1V 0V 1V 0V 1V 0V 1V 0V 1V 0V 1V 0V 0.25V 0V 1V 0.7V WL Feature size (nm) 39nm (Heating current)
Write current of WL and BL for conventional scheme
Write current of WL for proposed scheme
Write current of BL for proposed scheme
図3－4 書き込み電流とデザインルールＦの関係 WL1 WL2 WL3 WL4 BS BL Vss WL1 WL2 WL3 WL4 BS BL Vss 2.5 F 2F BS BL WL1 WL2 WL3 WL4 (A) (B) (C) WL Insulating layer / Gate oxide Fixed layer Free layer P+diffusion N+diffusion 図3－5 熱アシスト型のメモリセルの構成 (A)等 価回路図, (B)断面図,(C)上面図 図3－3 メモリセルアレイとコア回路の構成図
している。図3－5～3－7 の方式を 39nm のデザイン ルールに適用した場合、従来の磁界書き込み方式同 様にコスト低減のために64 層積層した場合にも、Ｗ ＬとＢＬの遅延時間は数ns に抑えられるため、ＤＲ ＡＭと同程度の 50ns のアクセス時間が実現できる ことをシミュレーションで確認した。 図3－7 熱アシスト型の書き込み動作 次に2 方式に関してビットコストを最小化する積層 数の最適化について述べる２２）。その対象としてチッ プの大部分の面積を占めるメモリセルアレイに限定 した。ビットコストは工程数とメモリセル面積に比 例し、歩留まりと積層数に反比例すると仮定した。 ビットコストの基準（１）として平面構造のＮＡＮ Ｄ型フラッシュメモリを用いた（工程数50）。 図3－8 メモリセルアレイ部分のビットコストの 計算式 図3－9 メモリセルアレイ部分のビットコストの 計算結果 積層型ＮＡＮＤ ＭＲＡＭでは従来の磁界書き込み 方式では9 工程、熱アシスト方式では 6 工程積層数 に無関係に基準になる50 工程より余分な工程が必要 になる。また積層数が一層増加するにしたがい、2 工程増加すると仮定した。基準の歩留まりが95％の 時のビットコストの積層数依存性を図3－9 に示す。 従来書き込み方式では64 層で基準の 0.2 倍、熱アシ スト方式では128 層で基準の 0.09 倍（約 1/10）の低 コストを実現できる可能性が高い。以上の見積もり より積層型ＮＡＮD ＭＲＡＭでは、ＤＲＡＭと同程 度の高速性能と平面構造のＮＡＮD 型フラッシュメ モリの約1/10 の低コストを実現できる可能性が有る ことが分かった。積層型ＮＡＮD ＭＲＡＭは積層型 ＮＡＮD フラッシュと比較して高速動作が必要と なる主記億等の用途では極めて有望である。 本章ではメモリセルアレイの構成とビットコスト の解析のみに関して述べたが、現在更なる低コスト 実現方式２９）ノイズ低減方式３０）３１）等に関する検討 も進められている。今後動作速度の解析等更なる研 究成果が期待される。
4. 積層型ＮＡＮＤ 新規メモリ技術のシステ
ム
LSI への適用に対する期待
第1 章でも述べたように、積層型ＮＡＮＤ 新規 メモリ技術は、NAND 論理実現に適した構成をして いるものを入力信号の工夫によりランダムアクセス が可能な大容量メモリとして使用しているとも解釈 される。例えば3 章で述べた積層型ＮＡＮＤ ＭＲ ＡＭでは積層数を最適化（64 層程度）すれば、従来 のＮＡＮＤフラッシュの1/10 程度の低コストでＤＲ WL1 WL2 WL3 WL4 BS BL N/2 Selected cell BL 1 BL N WL1 WL2 WL3 WL4 BSRow Dec. L Row Dec. R
( 0V) ( 0V) 0V 3V 0V 3V 0V 3V 0V 3V 0V 3V 0V 1.25V 0V 3V 0V 3V 0V 3V 0V 3V 0V 3V 0V 3V 0V 3V 0V 3V 0V 0.25V 0V 3V 2.8V WL 0V 1V
Source line of memory cells
0.5mA 0V 1KΩ 1KΩ NAND flash Conventional 1 layer type
BiCS structure (BiCS)
with WBL without WBL
Number of layer 1 N N
Number of process steps 50 50+9+2N 50+6+2N
Memory cell array area M*4F2 M*9F2 M*5F2
Yield Y F(type1)Y(50+9+2N)/50 F(type2)Y(50+6+2N)/50
Cost of memory cell array k*(M*4F2*50)/Y k*(M*9F2*(50+9+2N))/(F(type1)/Y(50+9+2N)/50 k*(M*5F2*(50+6+2N))/(F(type2)/Y(50+6+2N)/50
Bit cost L*(M*4F2*50)/(1*Y) L*(M*9F2*(50+9+2N))/F(type1)/(N*Y(50+9+2N)/50) L*(M*5F2*(50+6+2N))/F(type2)/(N*Y(50+6+2N)/50)
0.01 0.1 1 10 1 10 100 1000 Number of layer B it co st Stacked plane BiCS with WBL without WBL with WBL without WBL 128,0.091 16,0.296 64,0.202 32,0.227
ＡＭと同程度の50 ナノ秒の高速動作が期待できる。 前述したように現状のままでは、半導体メモリ以 外のシステムＬＳＩでは、3 次元型トランジスタを用 いても平面上に配置する限りではムーアの法則の限 界に達してしまう可能性が高い。このシステムＬＳ Ｉの 限界をブレークスルーする技術として、BiCS 技術を用いた積層型 NAND 新規メモリ技術のシス テムＬＳＩへの適用検討は、今後もLSI 産業を継続 して発展させる上で、 極めて重要な課題となる。
５. 結論
-本論文ではムーアの法則以降の新しい半導体メモ リとトランジスタの技術動向に関して述べた。現在 の平面型トランジスタに置き換わる候補としては 3 次元型トランジスタであるFinFET、SGT が有望で ある。またFinFET の次の候補としては複数のトレ ンチ深さが一度に形成できる新しいFinFET 技術が 有望である。一方メモリに関してはSGT を積層して 実 現 で き る 積 層 型 NAND フ ラ ッ シ ュ や 積 層 型 NAND 新規メモリが有望である。特に積層型 NAND 新規メモリは現在の高速メモリを置き換えるだけで なく、現在のシステムLSI を置き換える潜在能力を 持っている。参考文献
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ランジスタ型FeRAM の設計法.”電学論 (C), vol.130, no.2, pp.226-234, 2010. 19)菅野、渡辺、“酸化物導電膜チャネルを用いた積 層型 FeRAM の設計法”電気学会論文誌 C vol.131, no.4, pp.810-817,2011． 20)玉井、渡辺、“スピントランジスタを用いた積層 型NAND MRAM の読出し法の検討”電子情報 通信学会論文 vol.J91-C, no.11, pp.666-667, 2008.
21)S. Tamai and S. Watanabe, “Design method of stacked type MRAM with NAND structured cell”, Contemporary Engineering Sciences, vol.6, no.2, pp.69-86, 2013.
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