Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ (UG908)

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Vivado Design Suite

ユーザー

ガイド

プログラムおよびデバッグ

UG908 (v2014.1) 2014 年 5 月 30 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料

によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報に

つきましては、必ず最新英語版をご参照ください。

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次の表に、この文書の改訂履歴を示します。日付バージョン改訂内容 2014 年 4 月 23 日 2014.1 次のセクションに新しいセクションを追加 : • デバイスコンフィギュレーションビットストリーム設定の変更 • FPGA デバイスのプログラム • 波形ウィンドウを使用した ILA プローブデータの表示 • コンフィギュレーションメモリのサポート次のセクションをアップデート : • トリガー入力ポートおよび出力ポートのイネーブル • コンフィギュレーションメモリデバイスのプログラム • キャプチャウィンドウでの数値の設定 • 自動再トリガーの使用 • ラボマシンで動作中のリモートハードウェアサーバーへの接続 2014 年 5 月 30 日 2014.1 リンクを修正 (内容の変更はなし )

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改訂履歴 . . . 2

第 1 章 : 概要

はじめに . . . 5 デバッグ用語集 . . . 6

第 2 章 : デバイスのプログラム

概要 . . . 7 ビットストリームの生成 . . . 7 ビットストリームファイルのフォーマット設定の変更 . . . 8 デバイスコンフィギュレーションビットストリーム設定の変更 . . . 9 コンフィギュレーションメモリデバイスのプログラム . . . 10 FPGA デバイスのプログラム . . . 16 Vivado ハードウェアマネージャーを使用した FPGA デバイスのプログラム . . . 17

第 3 章 : デザインのデバッグ

概要 . . . 24 RTL レベルデザインシミュレーション . . . 24 インプリメンテーション後のデザインシミュレーション . . . 24 インシステムロジックデザインのデバッグ . . . 25 インシステムシリアル I/O デザインのデバッグ . . . 25

第 4 章 : インシステムロジックデザインのデバッグフロー

概要 . . . 26 インシステムデバッグ用のデザインのプローブ . . . 26 ネットリスト挿入デバッグプローブフロー . . . 27 HDL インスタンシエーションデバッグプローブフローの概要 . . . 37 HDL インスタンシエーションデバッグプローブフロー . . . 38 デバッグコアを含むデザインのインプリメンテーション . . . 42

第 5 章 : ハードウェアでのロジックデザインのデバッグ

概要 . . . 43 Vivado ロジック解析を使用したデザインのデバッグ . . . 43 ハードウェアターゲットに接続して FPGA デバイスをプログラム . . . 44 計測のための ILA コアの設定 . . . 45 ILA プローブ情報の記述. . . 60 ILA プローブ情報の読み出し . . . 60 ILA コアからのデータを波形ビューアーで表示. . . 60 ILA コアでキャプチャされたデータの保存および復元. . . 61 計測のための VIO コアの設定 . . . 61 VIO コアのステータスの表示 . . . 63

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JTAG-to-AXI Master デバッグコアを使用したハードウェアシステム通信. . . 68 ラボ環境での Vivado ロジック解析の使用. . . 71 ハードウェアマネージャーの Tcl オブジェクトおよびコマンド . . . 73 Tcl コマンドを使用した JTAG-to-AXI Master コアへのアクセス . . . 77 ILA を測定する Tcl コマンドの使用 . . . 78

第 6 章 : 波形ウィンドウを使用した ILA プローブデータの表示

概要 . . . 79 波形コンフィギュレーションのカスタマイズ . . . 83 オブジェクト名の変更 . . . 86 バスの基数 . . . 87 アナログ波形の表示 . . . 89 ズーム機能 . . . 91

第 7 章 : インシステムシリアル I/O デバッグフロー

概要 . . . 92 Vivado IP カタログを使用した IBERT コアの生成 . . . 92 IBERT サンプルデザインの生成とインプリメンテーション . . . 94

第 8 章 : ハードウェアでのシリアル I/O デザインのデバッグ

概要 . . . 95 Vivado シリアル I/O 解析を使用したデザインのデバッグ . . . 95

付録 A : デバイスコンフィギュレーションビットストリーム設定

付録 B : トリガーステートマシンの言語記述

ステート . . . 116 goto アクション . . . 116 条件分岐 . . . 117 カウンター . . . 117 フラグ . . . 118 条件文 . . . 118

付録 C : コンフィギュレーションメモリのサポート

Artix-7 コンフィギュレーションメモリデバイス . . . 123 Kintex-7 コンフィギュレーションメモリデバイス . . . 125 Virtex-7 コンフィギュレーションメモリデバイス . . . 127 Kintex UltraScale コンフィギュレーションメモリデバイス. . . 129 Zynq-7000 コンフィギュレーションメモリデバイス . . . 131

付録 D : その他のリソースおよび法的通知

ザイリンクスリソース . . . 133 ソリューションセンター . . . 133 参考資料 . . . 133 法的通知 . . . 134

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概要

はじめに

デザインをインプリメントしたら、FPGA デバイスをプログラムし、デザインをインシステムでデバッグしながらハードウェアでデザインを実行します。FPGA デバイスのプログラムおよびインシステムデバッグの実行に必要なコマンドはすべて、Vivado® 統合設計環境 (IDE) の Flow Navigator の [Program and Debug] にあります (図1-1)。 X-Ref Target - Figure 1-1

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デバッグ用語集

ILA : ILA (Integrated Logic Analyzer) 機能を使用すると、 FPGA デバイスのインプリメント後のデザインをインシステ

ムでデバッグできます。この機能は、デザインで信号を監視する必要がある場合に使用します。また、ハードウェアイベントをトリガーし、データをシステム速度でキャプチャするためにも使用できます。

ILA コアは、 RTL コードにインスタンシエートするか、 Vivado デザインフローの合成後の段階に挿入します。 ILA コアの詳細およびその Vivado Design Suite での使用方法は、第4 章および第5 章を参照してください。ILA コア IP の詳細は、『LogiCORE IP Integrated Logic Analyzer 製品ガイド』 (PG172) [参照 12] を参照してください。

VIO : VIO （Virtual Input/Output) は、内部 FPGA 信号をリアルタイムに監視および駆動できるデバッグ機能です。ター

ゲットハードウェアへの物理的なアクセスがない場合は、このデバッグ機能を使用して、実際のハードウェアにある

信号を駆動および監視できます。

このデバッグコアは RTL コードにインスタンシエートする必要があるので、どのネットを駆動するのか前もって決

めておく必要があります。このコアは IP カタログの Debug カテゴリに含まれます。VIO コアの詳細およびその Vivado

Design Suite での使用方法は、第5 章を参照してください。VIO コア IP の詳細は、『LogiCORE IP Virtual Input/Output 製品ガイド』 (PG 159) [参照 8] を参照してください。

IBERT : IBERT (Integrated Bit Error Ratio Tester) Serial Analyzer デザインを使用すると、インシステムシリアル I/O の

検証およびデバッグが可能になります。この機能を使用すると、FPGA ベースシステムの高速シリアル I/O リンクを

計測および最適化できます。単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまなインシステムデバッグおよび検証の問題を解決するには、 IBERT Serial Analyzer デザインを使用する

ことをお勧めします。

IBERT Serial Analyzer デザインは、受信信号にレシーバーイコライゼーションが適用された後の信号の質を計測する

ためにも使用できます。これにより、TX から RX へのチャネルの最適なポイント、つまり実際の正しいデータが計

測されます。このデザインには、IP カタログから IBERT コアを選択、設定、生成して、このコアの [Open Example Design] を選択するとアクセスできます。IBERT コアの詳細およびその Vivado Design Suite での使用方法は、第7 章および第8 章を参照してください。使用可能なさまざまな IBERT デザインの詳細は、『LogiCORE IP IBERT for 7 Series GTX Transceivers 製品ガイド』 (PG132) [参照 9]、『LogiCORE IP IBERT for 7 Series GTP Transceivers 製品ガイド』 (PG133)

[参照 10]、『LogiCORE IP IBERT for 7 Series GTH Transceivers 製品ガイド』 (PG152) [参照 11] を参照してください。

JTAG-to-AXI Master : JTAG-to-AXI Master デバッグ機能は、ハードウェアで動作中のさまざまな AXI フルおよび AXI

Lite スレーブコアと通信する AXI トランザクションを生成するために使用されます。 AXI トランザクションを生成

し、ランタイムに FPGA 内部で AXI 信号をデバッグおよび駆動するには、このコアを使用することをお勧めします。

このコアは、プロセッサのないデザインででも使用できます。

このコアは IP カタログの Debug カテゴリに含まれます。JTAG-to-AXI コアの詳細およびその Vivado Design Suite での使用方法は、第5 章を参照してください。JTAG-to-AXI コアの詳細は、『LogiCORE IP JTAG to AXI Master v1.0 製品ガイド』 (PG174) [参照 13] を参照してください。

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デバイスのプログラム

概要

FPGA デバイスでのハードウェアのプログラムには、次の 2 つの段階があります。 1. インプリメント済みデザインからビットストリームデータプログラムファイルを生成 2. ハードウェアに接続し、プログラムファイルをターゲット FPGA デバイスにダウンロードアドバンスハードウェアプログラムの実行方法に関する詳細は、10 ページの「コンフィギュレーションメモリデバイスのプログラム」を参照してください。

ビットストリームの生成

ビットストリームデータファイルを生成する前に、ビットストリーム設定が正しいかどうかを確認することが重要です。 Vivado® IDE では、次の 2 つのビットストリーム設定があります。 1. ビットストリームファイルのフォーマット設定 2. デバイスコンフィギュレーション設定

Flow Navigator の [Bitstream Settings] をクリックするか、 [Flow] → [Bitstream Settings] をクリックすると、 [Project Settings] ダイアログボックスの [Bitstream] ページが開きます (図2-1)。ビットストリーム設定が正しいことを確認したら、write_bistream Tcl コマンドまたは Flow Navigator の [Generate Bitstream] を使用してビットストリームデータファイルを生成できます。

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ビットストリームファイルのフォーマット設定の

変更

デフォルトでは、 write_bistream Tcl コマンドでバイナリビットストリームファイル (.bit) が生成されます。生成されるファイルのフォーマットを変更するには、次のオプションを使用します。 • -raw_bitfile (オプション) : ロービットファイル (.rbt) を生成します。ロービットファイルには、バイナリ ビットストリームファイルと同じ情報が ASCII 形式で含まれます。出力ファイル名は filename.rbt とな ります。 • -mask_file (オプション) : マスクファイル (.msk) を生成します。マスクファイルには、ビットストリームファイルのコンフィギュレーションデータが含まれる場所を示すマスクデータが含まれます。このファイルは、検証時にビットストリームのどのビットをリードバックデータと比較するべきかを判断するために使用します。マスクビットが 0 の場合はそのビットはビットストリームデータに対して検証され、マスクビットが 1 の場合はそのビットは検証されません。出力ファイル名は file.msk となります。 • -no_binary_bitfile (オプション) : バイナリビットストリームファイル (.bit) を生成しません。このオプションは、バイナリビットストリームファイルを生成せずに、 ASCII 形式のビットストリームファイルまたはマスクファイルを生成したり、ビットストリームレポートを生成したりする場合に使用します。

• -logic_location_file (オプション) : ラッチ、フリップフロップ、 LUT、ブロック RAM、 I/O ブロック入力および出力のビットストリーム位置を示す ASCII 形式のロジックロケーションファイル (.ll) を生成します。

このロケーションファイルではビットがフレームおよびビット番号で示され、FPGA レジスタの内容を調べるの

に役立ちます。

• -bin_file (オプション) : デバイスプログラムデータのみを含むバイナリファイル (.bin) を生成します。通

常のビットストリームファイル (.bit) に含まれるヘッダー情報は含まれません。

X-Ref Target - Figure 2-1

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• -reference_bitfile <arg> (オプション) : 参照ビットストリームファイルを読み込み、指定した参照ファイルからの変更部分のみを含むインクリメンタルビットストリームファイルを生成します。このパーシャルビットストリームは、既存のデバイスをアップデートされたデザインでインクリメンタルにプログラムする場合に使用できます。

デバイスコンフィギュレーションビットストリー

ム設定の変更

デザインを読み込んだら、[Tools] → [Edit Device Properties] をクリックして、 [Edit Device Properties] ダイアログボックス (図2-2) でプログラムおよびコンフィギュレーションプロパティを編集できます。プロパティの値の上にカーソルを置くと、関連する制約のプロパティ名が表示されます。たとえば、[Enable Bitstream Compression] プロパティに

関連付けられている制約は BITSTREAM.GENERAL.COMPRESS です。各プロパティの詳細は、付録A 「デバイスコ

ンフィギュレーションビットストリーム設定」を参照してください。

デバイスコンフィギュレーションモードの設定に関する詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックの配置』 (UG899) [参照 6] を参照してください。

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重要_{: プロパティを編集した場合、 [File] → [Save Constraints] をクリックしないと制約は保存されません。 [File] →} [Save Constraints] をクリックすると、プロパティがターゲット制約ファイルに記述されます。デバイスコンフィギュ

レーションプロパティの変更は、合成済みデザインに加えることをお勧めします。

次は、ビットストリームの圧縮をイネーブルにする Tcl コマンドの例です。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [get_designs netlist_1]

コンフィギュレーションメモリデバイスのプログ

ラム

Vivado デバイスプログラマ機能を使用すると、ザイリンクス FPGA デバイスを JTAG を介して直接プログラムできます。Vivado では、フラッシュベースのコンフィギュレーションメモリデバイスを JTAG を介して間接的にプログラムすることもできます。これには、まず JTAG とフラッシュデバイスインターフェイスの間にデータパスを供給する特別なコンフィギュレーションを使用してザイリンクス FPGA デバイスをプログラムし、そのデータパスを使用してコンフィギュレーションメモリデバイスの内容をプログラムします。 Vivado デバイスコンフィギュレーション機能を使用すると、ザイリンクス FPGA またはメモリデバイスをザイリンクスケーブルまたは Digilent ケーブルを使用して直接プログラムできます。適切なケーブルのリストは、18 ページの「hw_server を使用したハードウェアターゲットへの接続」を参照してください。バウンダリスキャンモードで実行すると、ザイリンクス FPGA およびコンフィギュレーションメモリデバイスをコンフィギュレーションまたはプログラムできます。 Vivado でサポートされるコンフィギュレーションメモリデバイスのリストは、付録C 「コンフィギュレーションメモリのサポート」を参照してください。 Vivado でコンフィギュレーションメモリデバイスをプログラムし、このデバイスから起動するには、次の手順に従います。 1. コンフィギュレーションメモリデバイスで使用するビットストリームを生成します。 2. コンフィギュレーションメモリファイル (.mcs) を作成します。 3. Vivado でハードウェアターゲットに接続します。 4. コンフィギュレーションメモリデバイスを追加します。 5. Vivado IDE を使用してコンフィギュレーションメモリデバイスをプログラムします。 6. FPGA デバイスを起動します (オプション)。

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コンフィギュレーションメモリデバイスで使用するビットスト

リームの生成

合成済みデザインまたはインプリメント済みデザインを開き、[Tools] → [Edit Device Properties] をクリックして [Edit Device Properties] ダイアログボックスを開きます。

ダイアログボックスの左上にある検索フィールドを使用して、すべての SPI または BPI に関連するフィールドを検索し、適切なオプションを設定します。デバイスコンフィギュレーション設定の詳細は、付録A 「デバイスコンフィ

ギュレーションビットストリーム設定」を参照してください。

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コンフィギュレーションメモリファイルの作成

.mcs プログラムファイルを作成するには、 write_cfgmem Tcl コマンドを使用します。このファイルは、コンフィギュレーションメモリデバイスのプログラムに使用します。

たとえば、1 つの 1G ビット BPI コンフィギュレーションメモリデバイスの .mcs ファイルを生成するには、次のコマンドを使用します。

write_cfgmem -format mcs -interface bpix16 -size 128 / -loadbit "up 0x0 design.bit"-file design.mcs

注記 : write_cfgmem コマンドの -size オプションはメガバイトで指定し、メガビットに基づくフラッシュデバイスの容量とは異なります。そのため上記の write_cfgmem コマンドの例では、 1G ビットのフラッシュデバイスのサイズが 128MB と指定されています。 write_cfgmem コマンドでは、コンフィギュレーションメモリファイルのサイズが自動的にビットストリームのサイズに設定されます。

Vivado IDE では、 write_cfgmem コマンドを使用して複数の .bit ファイルをチェーン接続できます。複数のビットストリームを含む 1 つの 1G ビット BPI コンフィギュレーションメモリデバイスの .mcs ファイルを生成するには、次のコマンドを使用します。

write_cfgmem -format mcs -interface bpix16 -size 128 /

-loadbit "up 0 design1.bit up 0xFFFFF design2.bit" / -file design1_design2.mcs

write_cfgmem コマンドの詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照7] を参照してください。

Vivado でハードウェアターゲットに接続

Vivado でハードウェアターゲットに接続するには、次の手順に従います。 1. ハードウェアターゲットの FPGA モードピンで、コンフィギュレーションメモリデバイスから FPGA をコンフィギュレーションするのに適切なコンフィギュレーションモード (マスター SPI またはマスター BPI) が選択されていることを確認します。詳細は、ターゲットデバイスのコンフィギュレーションユーザーガイドを参照してください。 2. ハードウェアターゲットに接続するには、16 ページの「FPGA デバイスのプログラム」の手順に従います。

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コンフィギュレーションメモリデバイスの追加

Vivado デバイスプログラマでハードウェアターゲットにコンフィギュレーションメモリデバイスを追加するには、次の手順に従います。

1. 前述の手順に従ってハードウェアターゲットに接続した後、次の図に示すようにハードウェアターゲットを右

クリックして [Add Configuration Memory Device] をクリックします。 X-Ref Target - Figure 2-4

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このメニューをクリックすると、[Add Configuration Memory Device] ダイアログボックスが開きます。

2. 適切なコンフィギュレーションメモリデバイスを選択し、 [OK] をクリックします。

ヒント : [Search] フィールドを使用して、ベンダー、集積度、タイプなどで絞り込みます。

これでハードウェアターゲットデバイスにコンフィギュレーションメモリデバイスが追加されました。 X-Ref Target - Figure 2-5

図 2-5 : [Add Configuration Memory Device] ダイアログボックスのデバイス選択ページ

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コンフィギュレーションメモリデバイスのプログラム

1. コンフィギュレーションメモリデバイスを作成すると、 Vivado デバイスプログラムによりコンフィギュレーションメモリデバイスをすぐにプログラムするかどうかを確認するメッセージが表示されます。

[OK] をクリックすると、 [Program Configuration Memory Device] ダイアログボックスが開きます。

2. このダイアログボックスのすべてのオプションを適切に設定します。 • [Configuration file] : コンフィギュレーションメモリデバイスをプログラムするのに使用する .mcs ファイルを指定します。メモリコンフィギュレーションファイルは、 write_cfgmem Tcl コマンドで作成します。詳細は、 12 ページの「コンフィギュレーションメモリファイルの作成」を参照してください。 • [Program Operations] : コンフィギュレーションメモリデバイスで実行するプログラム操作を設定します。 ° [Address Range] : プログラムするコンフィギュレーションメモリデバイスのアドレス範囲を指定します。有効なアドレス範囲の値は、次のとおりです。

- [Configuration File Only] : 消去、ブランクチェック、プログラム、および検証にメモリコンフィギュレー

ションファイルで必要なアドレス空間のみを使用します。

- [Entire Configuration Memory Device] : デバイス全体を消去、ブランクチェック、プログラム、および検証します。

図 2-7 : コンフィギュレーションメモリデバイスをプログラムするかどうかを確認するメッセージ

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• [RS Pins] (オプション) : BPI コンフィギュレーションメモリデバイスのみで使用されるリビジョンセレクトピンのマッピングを指定します。フラッシュの上位 2 つの FPGA アドレスピンが FPGA RS[1:0] に接続されます。このオプションをイネーブルにすると、プログラム用に FPGA RS[1:0] が駆動されます。アプリケーションの使用法は、該当する FPGA コンフィギュレーションユーザーガイドを参照してください。 • [Erase] : コンフィギュレーションメモリデバイスの内容を消去します。 • [Blank Check] : プログラムの前にコンフィギュレーションメモリデバイスにデータがないことを確認します。 • [Program] : コンフィギュレーションメモリデバイスを指定のコンフィギュレーションファイル (.mcs) でプログラムします。 • [Verify] : プログラム後にコンフィギュレーションメモリデバイスの内容がコンフィギュレーションファイル (.mcs) に一致することを検証します。 3. [OK] をクリックし、コンフィギュレーションメモリデバイスに対してこのダイアログボックスでの選択に応じて消去、ブランクチェック、プログラム、および検証操作を実行します。各操作が終了すると、それが通知されます。

デバイスの起動

コンフィギュレーションメモリデバイスをプログラムしたら、ソフトブート操作 (JPROGRAM) を発行して接続されたコンフィギュレーションメモリデバイスから FPGA コンフィギュレーションを開始できます。ターゲット FPGA を起動するには、ターゲットデバイスを右クリックして [Boot Device] をクリックします。

FPGA デバイスのプログラム

ビットストリームデータプログラムファイルを生成したら、ターゲット FPGA デバイスにダウンロードします。 Vivado には、インシステムデバイスプログラミング機能がビルトインされています。

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Vivado ハードウェアマネージャーを使用した FPGA

デバイスのプログラム

Vivado IDE ツールには、 1 つ以上の FPGA デバイスを含むハードウェアに接続し、それらの FPGA デバイスをプログラムして、それらの FPGA デバイスにアクセスする機能が含まれています。ハードウェアへの接続は、 Vivado IDE GUI または Tcl コマンドで実行できます。どちらの場合も、ハードウェアに接続し、ターゲット FPGA デバイスをプログラムする手順は同じです。 1. ハードウェアマネージャーを開きます。 2. ホストコンピューター上で稼働中のハードウェアサーバーで制御されているハードウェアターゲットを開きます。 3. ビットストリームデータプログラムファイルを適切な FPGA デバイスに関連付けます。 4. プログラムファイルをハードウェアデバイスにプログラム (ダウンロード ) します。

ハードウェアマネージャーを開く

デザインをハードウェアにプログラムしたりデバッグするには、まずハードウェアマネージャーを開きます。ハードウェアマネージャーを開くには、次のいずれかを実行します。

• プロジェクトを開いている場合は、Flow Navigator で [Program and Debug] → [Open Hardware Manager] をクリックします。

• [Flow] → [Open Hardware Manager] をクリックします。 • [Tcl Console] ビューで open_hw コマンドを実行します。

ハードウェアターゲット接続を開く

次に、ハードウェアターゲット (1 つ以上の FPGA デバイスで構成される JTAG チェーンを含むハードウェアボード

など) を開き、ハードウェアターゲットへの接続を制御するハードウェアサーバーに接続します。これには、次のい

ずれかを実行します。

• Flow Navigator で [Program and Debug] → [Hardware Manager] → [Open Target] をクリックし、新規または最近のハードウェアターゲットを開きます (図2-10)。

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• Hardware Manager 環境の上部にある緑のユーザーアシスタンスバナーの [Open recent target] または [Open a new hardware target] をクリックし、最近のまたは新規ハードウェアターゲットを開きます (図2-11)。 • Tcl コマンドを使用して、ハードウェアターゲットへの接続を開きます。

hw_server を使用したハードウェアターゲットへの接続

hw_server でサポートされる互換性のある JTAG ダウンロードケーブルおよびデバイスは、次のとおりです。 • ザイリンクスプラットフォームケーブル USB II (DLC10) • ザイリンクスプラットフォームケーブル USB (DLC9G、 DLC9LP、 DLC9) • Digilent 社 JTAG-HS2 • Digilent 社 JTAG-SMT2 • Digilent 社 JTAG-HS1 • Digilent 社 JTAG-SMT1

ローカルマシン上のターゲットに接続すると、Vivado により hw_server が自動的に実行されます。hw_server は、

ローカルマシンまたはリモートマシン上で手動で実行することもできます。 Windows プラットフォーム上の Vivado フルインストールでは、コマンドプロンプトで次のコマンドを実行します。 C:\Xilinx\Vivado\<Vivado_version>\bin\hw_server.bat Windows プラットフォーム上のスタンドアロンのハードウェアサーバーインストールを使用する場合は、コマンドプロンプトで次のコマンドを実行します。 c:\Xilinx\HWSRVR\<Vivado_version>\bin\hw_server.bat 次のセクションの手順に従って、このエージェントを使用して新しいハードウェアターゲットへの接続を開きます。 X-Ref Target - Figure 2-11

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新しいハードウェアターゲットを開く

Open New Hardware Target ウィザードでは、ウィザードの指示に従いながら、ハードウェアサーバーとターゲットを接続できます。ウィザードでのプロセスは次のとおりです。

1. ハードウェアターゲットを接続するローカルまたはリモートサーバーを選択します。

• [Local server] : ハードウェアターゲットを Vivado IDE を実行しているマシンに接続する場合に選択します (図2-12)。 Vivado により、ローカルマシン上で Vivado ハードウェアサーバー (hw_server) および Vivado CSE サーバー (vcse_server) アプリケーションが自動的に開始されます。

• [Remote server] : ハードウェアターゲットを Vivado IDE を実行しているマシンとは異なるマシンに接続する場合

に選択します。リモートマシンのホスト名または IP アドレスと、そのマシン上で実行中のハードウェアサー

バー (hw_server) アプリケーションのポート番号を指定します (図2-13)。 Vivado により、ローカルマシン上で

Vivado CSE サーバー (vcse_server) が自動的に開始されます。リモートデバッグの詳細は、第5 章の「ラボ

マシンで動作中の hw_server サーバーへの接続」を参照してください。

重要: リモートサーバーを使用する場合は、ハードウェアサーバーに接続するのに使用する Vivado のバージョンと

同じかそれ以降のバージョンの Vivado ハードウェアサーバー (hw_server) アプリケーションを手動で開始する必要があります。

ヒント : ラボマシンにリモートで接続する場合は、そのリモートマシン上に Vivado Design Suite のフルバージョンをインストールする必要はありません。軽量の Vivado ハードウェアサーバー (スタンドアロン) ツールをインストールできます。

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2. ハードウェアサーバーで制御されているターゲットのリストから、適切なハードウェアターゲットを選択します。ターゲットを選択すると、そのハードウェアターゲットで使用可能なハードウェアデバイスが表示されます (図2-14)。

図 2-13 : リモートハードウェアサーバーの使用

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ハードウェアターゲットのトラブルシューティング

ハードウェアターゲットに接続する際に問題が発生することがあります。次に、よく発生する問題とそれらを解決するのに推奨される方法を示します。 • ターゲット上のハードウェアデバイスを正しく特定できない場合は、ハードウェアがデフォルトのターゲット周波数で動作できない可能性があります。ハードウェアターゲットまたはケーブルの TCK ピンの周波数を調整できます (図2-14)。ハードウェアターゲットの各タイプでプロパティが異なることがあります。プロパティの詳細は、各ハードウェアターゲットの資料を参照してください。

• Vivado ハードウェアサーバーにより JTAG チェーンに含まれるすべてのデバイスの命令レジスタ (IR) 長の自動

的な検出が試みられますが、まれに正しく検出できないことがあります。不明なデバイスの IR 長をチェックし

て、正しいことを確認してください。IR 長を指定する必要がある場合は、 Vivado で未知のデバイスがある場合、

Open New Hardware Target ウィザードの [Hardware Devices] の表に直接入力できます (図2-14)。

最近開いたハードウェアターゲットを開く

Open New Hardware Target ウィザードでは、前に接続したハードウェアターゲットのリストも生成されます。ウィザードを使用してハードウェアターゲットに接続しなくても、 Hardware Manager 環境で [Open recent target] リンクをク

リックし、リストから最近接続したハードウェアサーバー/ターゲットの組み合わせを選択すると、前に接続したハー

ドウェアターゲットへの接続を再開できます。この最近使用されたターゲットのリストには、 Vivado IDE の Flow Navigator の [Program and Debug] → [Hardware Manager] → [Open Target] からもアクセスできます。

Tcl コマンドを使用してハードウェアターゲットを開く

Tcl コマンドを使用して、ハードウェアサーバー /ターゲットに接続することも可能です。たとえば、 localhost 3121 で実行中の hw_server (および localhost ポート 60001 で実行中の vcse_server) で制御される digilent_plugin ターゲット (シリアル番号 210203339395A) に接続するには、次の Tcl コマンドを使用します。

connect_hw_server -host localhost -port 60001 -url localhost:3121 current_hw_target [get_hw_targets */xilinx_tcf/Digilent/210203339395A] set_property PARAM.FREQUENCY 15000000 [get_hw_targets

*/xilinx_tcf/Digilent/210203339395A] open_hw_target

ハードウェアターゲットへの接続を開くと、 [Hardware] ビューにハードウェアサーバー、ハードウェアターゲット、および開いているターゲット用のさまざまなハードウェアデバイスが表示されます (図2-15)。

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プログラムファイルをハードウェアデバイスに関連付け

ハードウェアターゲットに接続したら、 FPGA デバイスをプログラムする前に、ビットストリームデータプログラムファイルをデバイスに関連付ける必要があります。 [Hardware] ビューでハードウェアデバイスを選択し、 [Properties] ビューで [Programming File] プロパティが適切なビットストリームデータファイル (.bit) に設定されていることを確認します。

注記 : Vivado IDE では、開いているハードウェアターゲットの最初のデバイスの [Programming File] プロパティ値として、現在のインプリメント済みデザインの .bit ファイルが自動的に使用されます。この機能は、 Vivado IDE をプ

ロジェクトモードで使用した場合にのみ使用できます。 Vivado IDE を非プロジェクトモードで使用する場合は、こ

のプロパティを手動で設定する必要があります。

また、set_property Tcl コマンドを使用して、ハードウェアデバイスの PROGRAM.FILE プロパティを設定できます。 set_property PROGRAM.FILE {C:/design.bit} [lindex [get_hw_devices] 0]

ハードウェアデバイスのプログラム

プログラムファイルをハードウェアデバイスに関連付けたら、 [Hardware] ビューでデバイスを右クリックし、 [Program Device] をクリックして、ハードウェアデバイスをプログラムします。 program_hw_device Tcl コマンド

でも同じ操作を実行できます。たとえば、JTAG チェーンの最初のデバイスをプログラムするには、次の Tcl コマン

ドを使用します。

program_hw_devices [lindex [get_hw_devices] 0]

進捗状況インジケーターでプログラムが 100% 完了したことが示されたら、プログラムが正常に完了したかを [Hardware Device Properties] ビューの DONE のステータスで確認できます (図2-16)。

DONE のステータスは、 get_property Tcl コマンドでも確認できます。たとえば、 JTAG チェーンの最初のデバイスである Kintex®_{-7 デバイスの DONE ステータスを確認するには、次の Tcl コマンドを使用します。}

get_property REGISTER.IR.BIT5_DONE [lindex [get_hw_devices] 0] X-Ref Target - Figure 2-16

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フラッシュデバイスを使用したり、 iMPACT ツールなどの外部デバイスプログラムツールを使用するなど、別の方法でハードウェアデバイスをプログラムした場合は、ハードウェアデバイスを右クリックして [Refresh Device] をクリックするか、 refresh_hw_device Tcl コマンドを実行すると、ハードウェアデバイスのステータスを更新できます。これにより、DONE ステータスだけでなく、デバイスのさまざまなプロパティが更新されます。

ハードウェアターゲットを閉じる

ハードウェアターゲットを閉じるには、 [Hardware] ビューでハードウェアターゲットを右クリックし、 [Close Target] をクリックします。Tcl コマンドでも同じ操作を実行できます。たとえば、 localhost サーバー上の xilinx_platformusb/USB21 ターゲットを閉じるには、次の Tcl コマンドを使用します。 close_hw_target {localhost/xilinx_tcf/Digilent/210203339395A}

ハードウェアサーバーへの接続を閉じる

ハードウェアサーバーへの接続を閉じるには、 [Hardware] ビューでハードウェアサーバーを右クリックし、 [Close Server] をクリックします。 Tcl コマンドでも同じ操作を実行できます。たとえば、 localhost サーバーへの接続を閉じるには、次の Tcl コマンドを使用します。 disconnect_hw_server localhost

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第 3 章

デザインのデバッグ

概要

FPGA デザインのデバッグは複数の段階を含む反復作業です。複雑な問題を処理する場合と同様に、 FPGA デザインのデバッグプロセスも、一度にデザイン全体を処理するのではなく、細分化してセクションごとに集中して作業するのがベストです。1 回に 1 モジュールを追加しながらデザインフローを反復し、デザイン全体の中でそれを正しく機能させるようにするのが、実績のあるデザインおよびデバッグ手法の 1 つです。この手法は、デザインフローの次の段階で使用できます。 • RTL レベルデザインシミュレーション • インプリメンテーション後のデザインシミュレーション • インシステムデバッグ

RTL レベルデザインシミュレーション

シミュレーション検証プロセス中にデザインの機能をデバッグできます。ザイリンクスの Vivado® IDE では、フルデザインシミュレーション機能が提供されています。デザインの RTL シミュレーションを実行するには、 Vivado デザインシミュレータを使用できます。 RTL レベルシミュレーション環境でデザインデバッグを実行すると、デザイン全体を完全に表示でき、デザイン/デバッグサイクルをすばやく反復実行できるなどの利点がありますが、大型デザインを妥当な時間内にシミュレーションしたり、実際のシステム環境を正確にシミュレーションするのが困難であるなどの制限があります。Vivado シミュレータの使用については、『Vivado Design Suite ユーザーガイド : ロジックシ

ミュレーション』 (UG900) [参照 1] を参照してください。

インプリメンテーション後のデザインシミュレー

ション

Vivado シミュレータは、インプリメンテーション後のデザインシミュレーションにも使用できます。 Vivado シミュレータを使用してインプリメンテーション後のデザインをデバッグすると、デザインのタイミング精度の高いモデルを使用できるなどの利点がありますが、前のセクションで述べたように、ランタイムが長いことや、システムモデルでの正確さなどの制限があります。

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インシステムロジックデザインのデバッグ

Vivado IDE には、インプリメンテーション後の FPGA デザインをインシステムでデバッグできるロジック解析機能もあります。インシステムでのデザインのデバッグには、インプリメンテーション後のデザインを、実際のシステム環境で、システムスピードで、タイミング精度の高いデバッグを実行できるという利点がありますが、シミュレーションモデルを使用した場合に比べてデバッグ信号を確認しづらい、デザインのサイズや複雑さによってはデザイン/インプリメンテーション/デバッグの反復実行のランタイムが長くなる可能性があるなどの制限があります。 Vivado ツールでは複数のデバッグ方法が提供されているので、ニーズに応じた方法でデザインをデバッグできます。 Vivado IDE のインシステムロジックデバッグ機能については、第4 章「インシステムロジックデザインのデバッグフロー」で説明します。

インシステムシリアル I/O デザインのデバッグ

インシステムシリアル I/O の検証およびデバッグを可能にするため、 Vivado IDE にはシリアル I/O 解析機能が含まれ

ています。この機能を使用すると、FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化できます。 Vivado シリアル I/O 解析機能は、単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまなインシステムデバッグおよび検証の問題を解決するために使用できます。 Vivado シリアル I/O 解析機能を使用すると、ほかの外部装置を使用するのと比較して、受信信号にレシーバーイコライゼーションが適用された後の信号の質が計測されるという利点があります。これにより、TX から RX へのチャネルの最適なポイント、つまり実際の正しいデータが計測されます。 Vivado ツールでは、ギガビットトランシーバーエンドポイントを実行するために使用されるデザインおよびランタイムソフトウェアを生成でき、高速シリアル I/O チャネルを計測し、最適化するのに利用できます。 IBERT デザインを生成する方法は、第7 章「インシステムシリアル I/O デバッグフロー」を参照してください。ランタイム Vivado シリアル I/O 解析機能の使用方法は、第8 章「ハードウェアでのシリアル I/O デザインのデバッグ」を参照してください。

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第 4 章

インシステムロジックデザインのデバッグ

フロー

概要

Vivado® ツールには、実際のハードエアデバイス上でデザインのインシステムデバッグを実行する機能が多数含まれています。インシステムデバッグフローには、次の 3 つの段階があります。 1. プローブ : デザインでプローブする信号を特定し、プローブ方法を指定します。 2. インプリメンテーション : プローブするネットに追加されたデバッグ IP を含むデザインをインプリメントします。 3. 解析 : デザインに含まれるデバッグ IP にアクセスし、機能的な問題をデバッグおよび検証します。このインシステムデバッグフローは、前のセクションで説明した反復デザイン/デバッグフローを使用することを意図しています。インシステムデバッグフローを使用する場合は、デザインサイクルのできるだけ早い段階で、デザインの一部がハードウェアで機能するようにすることをお勧めします。この章では、インシステムデバッグフローの 3 つの段階を説明し、 Vivado ロジックデバッグ機能を使用してデザインがハードウェア上で機能するようにする方法を示します。

インシステムデバッグ用のデザインのプローブ

インシステムデバッグフローのプローブ段階には、次の 2 つの段階があります。 1. プローブする信号またはネットを特定 2. デザインにデバッグコアを追加する方法を決定多くの場合、プローブする信号およびそのプローブ方法は、ほかの信号のプローブに影響します。まず、デザインソースコードにデバッグ IP コンポーネントインスタンスを手動で追加するか (HDL インスタンシエーションプローブフロー )、合成済みネットリストに Vivado ツールで自動的にデバッグコアが追加されるようにするか (ネットリスト挿入プローブフロー ) を決定すると有益です。表4-1 に、異なるデバッグ方法の利点と欠点を示します。

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ネットリスト挿入デバッグプローブフロー

Vivado ツールでデバッグコアを挿入する方法は、さまざまなニーズに対応できるよう複数あります。

• シンプルなウィザードを使用し、デバッグするネットに基づいて、ILA (Integrated Logic Analyzer) コアを自動的に生成および設定します。これが一番簡単な方法です。

• [Debug] ビューを使用して、個々のコア、ポート、およびパラメーターを設定します。 [Debug] ビューは、合成済

みデザインを開いた状態でレイアウトセレクターで [Debug] を選択、 [Layout] → [Debug] をクリック、または [Windows] → [Debug] をクリックすると表示されます。

• Tcl の XDC デバッグコマンドのセットを手動で XDC 制約ファイルに入力するか、 Tcl スクリプトを作成します。

これらの方法を組み合わせて利用し、デバッグコアを挿入およびカスタマイズすることもできます。

デバッグする HDL 信号のマーク

合成の前に HDL ソースレベルでデバッグする信号を特定するには、mark_debug 制約を使用します。HDL でデバッグ用にマークされた信号に対応するネットが、[Debug] ビューの [Unassigned Debug Nets] の下に表示されます。注記 : [Debug] ビューの [Debug Nets] タブはデバッグに選択したネットのネット中心の表示で、 [Debug Cores] タブはコアプロパティを表示および設定可能なコア中心の表示です。

デバッグ用にネットをマークする方法は、プロジェクトが RTL ソースベースであるか合成済みネットリストベース

であるかによって異なります。RTL ネットリストベースのプロジェクトの場合は、次の方法を使用します。

• Vivado 合成を使用する場合、 VHDL および Verilog ソースファイルで mark_debug 制約を使用してデバッグ用

のネットをマークできます。 mark_debug 制約に有効な値は、 TRUE または FALSE です。 Vivado 合成では、こ

の制約の値を SOFT に設定することはできません。

• XST (Xilinx Synthesis Technology) を使用する場合、 VHDL および Verilog ソースファイルで mark_debug 制約を使用してデバッグ用のネットをマークできます。有効な値は TRUE または FALSE だけでなく、SOFT に設定して指定ネットを最適化できます。表 4-1 : デバッグストラテジデバッグ目標推奨デバッグプログラムフロー HDL ソースコードでデバッグ信号を特定し、フローの後の方でデバッグをイネーブル/ディスエーブルにできるようにする • mark_debug プロパティを使用して、HDL でデバッグ用の信号にタグを付ける • Set Up Debug ウィザードを使用して、ネットリスト挿入プローブフローを実行する HDL ソースコードを変更せずに、合成済みデザインネットリストでデバッグネットを特定する • 合成済みデザインネットリストでネットを右クリックして [Mark Debug] をクリックし、デバッグするネットを選択する • Set Up Debug ウィザードを使用して、ネットリスト挿入プローブフローを実行する Tcl コマンドを使用してデバッグプローブフローを自動化する • set_property Tcl コマンドを使用し、デバッグするネットに mark_debug プロパティを設定する • ネットリスト挿入プローブフロー用の Tcl コマンドを使用し、デバッグコアを作成してデバッグネットに接続する HDL ソースで ILA デバッグコアインスタンスに信号を接続する • デバッグする HDL 信号を特定する • HDL インスタンシエーションプローブフローを使用し、 ILA (Integrated Logic Analyzer) コアを生成してインスタンシエートし、デザインのデバッグ信号に接続する

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合成済みネットリストベースのプロジェクトの場合は、次の方法を使用します。

• Synopsis® 社の Synplify® 合成ツールを使用する場合、 VHDL または Verilog で mark_debug および syn_keep 制約を使用するか、SDC (Synopsys Design Constraints) ファイルで mark_debug 制約を使用して、デバッグ用にネットをマークできます。Synplify では SOFT 値はサポートされません。これは、この動作が syn_keep 制約で制御されるためです。

• Mentor Graphics® 社の Precision® 合成ツールを使用する場合、 VHDL または Verilog で mark_debug 制約を使用してデバッグ用にネットをマークできます。

次のセクションに、Vivado 合成、 XST、 Synplify、および Precision ソースファイルの構文例を示します。

Vivado 合成での mark_debug の構文例

次に、Vivado 合成を使用する場合の VHDL および Verilog の構文例を示します。

• VHDL の構文例

attribute mark_debug : string;

attribute mark_debug of char_fifo_dout: signal is "true";

• Verilog の構文例

(* mark_debug = "true" *) wire [7:0] char_fifo_dout;

XST での mark_debug の構文例

次に、XST を使用する場合の VHDL および Verilog の構文例を示します。

Synplify での mark_debug の構文例

次に、Synplify を使用する場合の VHDL、 Verilog、 SDC の構文例を示します。

attribute syn_keep : boolean; attribute mark_debug : string;

attribute syn_keep of char_fifo_dout: signal is true; attribute mark_debug of char_fifo_dout: signal is "true";

(* syn_keep = "true", mark_debug = "true" *) wire [7:0] char_fifo_dout;

• SDC の構文例

define_attribute {n:char_fifo_din[*]} {mark_debug} {"true"} define_attribute {n:char_fifo_din[*]} {syn_keep} {"true"}

重要_{: SDC ソースのネット名には、接頭辞として n: を付ける必要があります。}

注記 : SDC (Synopsys Design Constraints) は、特にタイミング解析において設計の要件をツールに渡すための業界標準です。 SDC 仕様のリファレンスコピーは、次の Synopsys 社のサイトから登録をすると入手できます。

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Precision での mark_debug の構文例

次に、Precision を使用する場合の VHDL、 Verilog、 XCF の構文例を示します。

デザインの合成

次に、Vivado IDE で [Run Synthesis] をクリックするか、次の Tcl コマンドを使用して、デバッグコアを含むデザインを合成します。

launch_runs synth_1 wait_on_run synth_1

synth_design Tcl コマンドを使用してデザインを合成することもできます。デザインのさまざまな合成方法は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] を参照してください。

合成済みデザインでデバッグ用のネットをマーク

Flow Navigator で [Open Synthesized Design] をクリックして合成済みデザインを開き、 [Debug] レイアウトを選択して [Debug] ビューを表示します。デバッグ用にマークした HDL 信号に対応するネットが、 [Debug] ビューの [Unassigned Debug Nets] フォルダーの下に表示されます (図4-1)。

• [Netlist]、 [Schematic] などの任意のビューでネットを右クリックし、 [Mark Debug] をクリックします。

• 任意のビューでネットを選択し、[Debug] ビューの [Unassigned Debug Nets] フォルダーにドラッグアンドドロップします。

• Set Up Debug ウィザードでネットを選択します。詳細は、「Set Up Debug ウィザードを使用したデバッグコアの挿入」を参照してください。

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Set Up Debug ウィザードを使用したデバッグコアの挿入

デバッグ用にネットをマークしたら、それらのネットをデバッグコアに割り当てます。 Vivado IDE の Set Up Debug ウィザードを使用すると、デバッグコアを自動作成し、デバッグネットをコアの入力に割り当てることができます。 Set Up Debug ウィザードを使用してデバッグコアを挿入するには、次の手順に従います。

1. [Debug] ビューの [Unassigned Debug Nets] フォルダーを使用するか、ネットを直接クリックして、デバッグするネットを選択します (オプション)。

2. Vivado IDE のメインメニューから [Tools] → [Set Up Debug] をクリックするか、 Flow Navigator の [Synthesized Design] の下にある [Set Up Debug] をクリックします。

3. [Next] をクリックします。 [Specify Nets to Debug] ページが開きます (図4-2)。

4. [Add/Remove Nets] をクリックし、ネットを追加するか、既存のネットを削除します。デバッグネットを右クリックして [Remove Nets] をクリックしても、表からネットを削除できます。

5. デバッグネットを右クリックして [Select Clock Domain] をクリックし、ネットの値をサンプリングするクロックドメインを変更します。

注記 : Set Up Debug ウィザードは、同期エレメントのパスを検索し、デバッグネットに最適なクロックドメインを自動的に選択しようとします。この選択は必要に応じて [Select Clock Domain] ダイアログボックスで変更できますが、表に含まれる各クロックドメインはそれぞれ別の ILA コアインスタンスになることに注意してください。

6. デバッグネットの選択が完了したら、 [Next] をクリックします。

注記 : Set Up Debug ウィザードにより、クロックドメインにつき 1 つの ILA コアが挿入されます。デバッグのために

選択されたネットは、挿入された ILA コアのプローブポートに自動的に割り当てられます。ウィザードの最終ペー

ジはコア生成のサマリページで、検出されたクロック数、生成および削除される ILA コアの数が示されます。

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7. [ILA (Integrated Logic Analyzer) General Options] ページで ILA データ深さ ([Sample of Data Depth]、 C_DATA_DEPTH)、入力パイプ段数 ([Input Pipe Stages]、 C_INPUT_PIPE_STAGES)、キャプチャ制御機能のイネーブル ([Capture Control]、C_EN_STRG_QUAL)、ADVANCED トリガー機能 ([Advanced Trigger]、C_ADV_TRIGGER)

を設定します。これらのオプションの説明は、34 ページの表 4-2 を参照してください。注記 : ADVANCED トリガーモードまたは BASIC キャプチャモードについては、第5 章「ハードウェアでのロジックデザインのデバッグ」を参照してください。 8. [Next] をクリックし、最後のページに進みます。 9. 内容を確認したら [Finish] をクリックし、合成済みデザインネットリストに ILA コアを挿入および接続します。これで、デバッグネットが ILA デバッグコアに割り当てられました (図4-4)。

図 4-3 : Set Up Debug ウィザード : [ILA (Integrated Logic Analyzer) General Options] ページ

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[Debug] ビューを使用したデバッグコアの追加とカスタマイズ

[Debug] ビューの [Debug Cores] タブでは、 Set Up Debug ウィザードにない ILA コアおよびデバッグコアハブの挿入に関する詳細な設定を実行できます。コアの生成および削除、デバッグネットの接続、コアパラメーターの設定などを実行できます。

[Debug] ビューの [Debug Cores] タブには、次のものが表示されます。 • デバッグハブ (dbg_hub) コアに接続されているデバッグコアのリスト

• 割り当てられていないネットのリスト

デバッグコアおよびポートは、ポップアップメニューまたはビューの上部にあるツールバーから制御できます。

デバッグコアの生成および削除

[Debug] ビューでデバッグコアを生成するには、ツールバーの [Create Debug Core] をクリックします。 [Create Debug Core] ダイアログボックス (図4-5) を使用すると、親インスタンスおよびデバッグコア名を変更したり、コアのパラメーターを設定できます。既存のデバッグコアを削除するには、 [Debug] ビューでコアを右クリックし、 [Delete] をクリックします。[Create Debug Core] ダイアログボックスに表示される ILA コアのオプションの説明は、34 ページの表4-2 を参照してください。

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デバッグコアポートの追加、削除、およびカスタマイズ

デバッグコアの追加および削除だけでなく、各デバッグコアのポートを追加、削除、およびカスタマイズできます。

デバッグポートを追加するには、次の手順に従います。

1. [Debug] ビューでデバッグコアを選択します。

2. ツールバーの [Create Debug Port] をクリックします。 [Create Debug Port] ダイアログボックスが表示されます (図4-6)。 3. ポート幅を指定します。 4. [OK] をクリックします。 5. デバッグポートを削除するには、 [Debug] ビューでポートを右クリックし、 [Delete] をクリックします。

デバッグコアへのネットの接続および接続解除

ネットおよびバス (バスネット ) を [Schematic] または [Netlist] ビューからデバッグコアのポートにドラッグアンドドロップできます。ネットの選択に応じてポートが自動的に拡張されます。また、ネットまたはバスを右クリックし、 [Assign to Debug Port] をクリックしても、ネットまたはバスをデバッグポートに割り当てることができます。デバッグコアのポートからネットの接続を解除するには、ポートに接続されているネットを右クリックし、 [Disconnect Net] をクリックします。

デバッグコアのプロパティの変更

各デバッグコアには、コアの動作をカスタマイズするパラメーターがあります。 debug_core_hub デバッグコアのプロパティの変更については、41 ページの「デバッグコアハブの BSCAN ユーザースキャンチェーンの変更」を参照してください。 ILA デバッグコアのプロパティも変更できます。たとえば、 ILA デバッグコアでキャプチャされるサンプルの数を変更するには、次の手順に従います (図4-7)。

1. [Debug ] ビューで ILA コア (u_ila_0 など) を選択します。

2. [Cell Properties] ビューで [Debug Core Options] タブをクリックします。

3. [C_DATA_DEPTH] のドロップダウンリストから、キャプチャするサンプル数を選択します。 X-Ref Target - Figure 4-6

Vivado Design Suite ユーザー ガイド : プログラムおよびデバッグ (UG908)