半導体産業技術開発の経済性とロードマップ 2002 年度 STRJ ワークショップ 3 月 3 日青山フロラシオン STRJ 委員長増原利明 1 半導体産業とロードマップの歴史 2 ロードマップの予測するコスト増大要因 3 経済性を考えた半導体技術ロードマップとは 4 まとめ半導体産業技術

(1)

半導体産業、技術開発の経済性とロードマップ

2002年度

年度

年度STRJワークショップ、

年度

ワークショップ、

ワークショップ、3月

ワークショップ、

月

月3日、青山フロラシオン

日、青山フロラシオン

STRJ委員長、増原利明

委員長、増原利明

１　半導体産業とロードマップの歴史

２　ロードマップの予測するコスト増大要因

３　経済性を考えた半導体技術ロードマップとは

４　まとめ　

(2)

半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、 半導体産業、技術開発の経済性とロードマップ、2003年年年3月年月月3日、月日、日、STRJワークショップ　　　　　　　　日、ワークショップ　　　　　　　　ワークショップ　　　　　　　　ワークショップ　　　　　　　　

₂

W/W Wafer 能力能力能力能力

過去

過去40年の

年の

_{年のTechnology Nodeの進歩}

の進歩

0.01 0.1 1 10 100 1960 1970 1980 1990 2000 2010 2020

Year

Technol

o

gy Node

　　　　

(

µµµµ

m)

US Company Japan Company 1994 SIA NTRS 1997 SIA-NTRS 1999 ITRS 2001 ITRS, 2002 Update

各社の戦略

Technolo gy

(3)

Roadmap Editions

Japan

Korea

Europe

Taiwan

USA

Japan

Korea

Europe

Taiwan

USA

2002ITRS

Update

2001ITRS

2000ITRS

Update

1999ITRS

1998ITRS

Update

2002ITRS

Update

2001ITRS

2000ITRS

Update

1999ITRS

1998ITRS

Update

1997NTRS

1994NTRS

1992NTRS

1997NTRS

1994NTRS

1992NTRS

http://

http://public.itrs.net

public.itrs.net

2001 2001 2001 2001 Edition2001 EditionEditionEdition 2001 2001 2001 EditionEditionEditionEdition

1991

Micro Tech 2000

Workshop Report

ITRSの歴

(4)

半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ　　　　　　　　

4

[Node = DRAM Half Pitch (HP)]

[MPU Gate Length Cycle (GL)]

YEAR OF PRODUCTION _{2001 2002 2003 2004 2005 2006 2007}

DRAM ½ Pitch (nm) 130 115 100 90 80 70 65

MPU/ASIC½Pitch (nm) 150 130 107 90 80 70 65

MPU Printed Gate Length (nm) 90 75 65 53 45 40 35

MPU Physical Gate Length) (nm) 65 53 45 37 32 28 25

ASIC/LP Printed Gate Length (nm) 107 90 75 65 53 45

ASIC/LP Physical Gate Length) (nm) 90 75 65 53 45 37 32

2010 2013 2016 45 32 22 45 32 22 25 18 13 18 13 9 32 22 16 22 16 11 130

[3-Year Node Cycle]

[3year cycle]

[2 year cycle]

2002年ITRS-Updateにおけるテクノロジノード表

(5)

¥ ¥ ¥

WW Semiconductor Industry Trends

Source Data: VLSI Research

　　　　　　　　 International SEMATECH

過去40年の面積あたり半導体売上の変化

Semiconductor Economics Workshop 2000より

1 10 100 1000 10000 100000 1000000 1965 1967 1969 1971 1973 1975 1977 1979 1981 1983 1985 1987 1989 1991 1993 1995 1997 1999 Revenue, M$ Silicon, Mcm2

Revenue, $ / cm2

7% 4% 1.5% 16% CAGR 12% CAGR 10% CAGR

(6)

半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ　　　　　　　　 Fab投資（建家・装置） ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ毎生産ﾄﾚﾝﾄﾞ ﾌﾟﾛﾀﾞｸﾄｸﾞﾙ-ﾌﾟ （G)別-SEMICO ﾃｸﾉﾛｼﾞ・ｳｴﾊｻｲｽﾞ分布 ﾌﾟﾛﾀﾞｸﾄG別 ｳｴﾊ面積需要 ﾌﾟﾛﾀﾞｸﾄG別 売上 ﾌﾟﾛﾀﾞｸﾄG別 歩留、集積度 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別 Si面積需要 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別ｳｴﾊ需要 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別 Trs数・生産性 ﾌﾟﾛﾀﾞｸﾄG別 Fab稼働率 ﾌﾟﾛﾀﾞｸﾄG別 Fab需要 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別生産性向上・償却 ﾌﾟﾛﾀﾞｸﾄG別 ｳｴﾊ製造ｺｽﾄ ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ毎 Fab歩留立上 ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別 Fab転換、閉鎖 ﾌﾟﾛﾀﾞｸﾄG別 ｳｴﾊ製造ｺｽﾄ ﾌﾟﾛﾀﾞｸﾄG別 Fab Downgrade ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞ ｳｴﾊｻｲｽﾞ別 Fab Upgrade ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ毎 Fab能力 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別コスト・投資 ﾌﾟﾛﾀﾞｸﾄG、ﾃｸﾉﾛｼﾞｳｴﾊｻｲｽﾞ別

I-SEMATECHのEconomic Modelについて

Global Economics Symposium 2000より

マクロ半導体経済モデルにより、需要､生産性等から必要な能力、投資、

コストを予測し、ロードマップの経済的妥当性を検討しようとしている。

(7)

1 2

3 4

2003年２月のIEMにおけるModel

Calibration

(8)

8

10 100 1000 1995 1998 2001 2004 2007 2010 2013 2016

Year of Production

Techn

o

logy

N

ode

-DR

A

M

H

a

lf

-

Pitch (nm)

2002 DRAM ½ Pitch 2002 MPU/ASIC ½ Pitch 1999 ITRS DRAM Half-Pitch 2-year Node Cycle 3-year Node Cycle

1 Age of Nanotechnology

2 90nm 2003 or 2004 ?

テクノロジーノード（Half Pitch）

(9)

内容

１　今までの半導体産業とロードマップの歴史

２　ロードマップの予測するコスト増大要因

３　経済性を考えた半導体技術ロードマップとは

(10)

半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ　　　　　　　　 0.01 0.1 1 10 100 1960 1970 1980 1990 2000 2010 2020

Year

Technol

o

gy Node

　

(

µµµµ

m)

US Company Japan Company 1994 SIA NTRS 1997 SIA-NTRS 1999 ITRS 2001 ITRS, 2002 Update DRAM/ﾒｲﾝﾌﾚｰﾑが牽引 IDM主の競争 MPU/SoCが牽引ファウンドリ台頭電卓用ＬＳＩが技術牽引

Red Brick Wall

技術牽引ﾃﾞﾊﾞｲｽ？ビジネスモデル？

Technology Nodeの進歩とRed Brick Wall

(11)

Research Required Development Underway Qualification/Pre-Production This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.

2007 2010

2001 2013 2016

First Year of IC Production 2004

Technology O p ti on s a t Te chnology Nodes ( DRAM H a lf Pit ch, nm 248 nm + PSM 193 nm 193 nm + PSM PEL 157 nm EUV, EPL ML2 IPL, PEL, PXL Narrow Options EUV EPL ML2 IPL, PEL, PXL EUV, EPL ML2 Innovative technology IPL, PEL, XPL Narrow Options Narrow Options 130 90 65 45 32 22

DRAM Half Pitch (Dense Lines) Narrow Options EUV EPL ML2 IPL, PEL, PXL Technologies shown in italics have only single region support EUV = extreme ultraviolet EPL = electron projection lithography ML2 = maskless lithography

IPL = ion projection lithography PXL = proximity x-ray lithography PEL = proximity electron lithography

リソグラフィソリューション候補

ITRS Update 2002より

(12)

Historical tool prices

リソグラフィソリューション候補の装置価格上昇予測

ITRS 2001 Lithography Working Groupより

$0

$10M

$20M

$30M

$40M

$50M

1980

1985

1990

1995

2000

2005

Year

Exposu

re to

ol price

(13)

絶縁膜技術の課題

ITRS 2002 Updateより

0.7-1.1 0.8-1.2 0.9-1.3 1.2-1.6 1.4-1.8 1.6-2.0 1.8-2.2 2.0-2.4 2.2-2.6 2.4-2.8 EOT 0.6-1.0 0.7-1.1 0.8-1.2 1.0-1.4 1.1-1.5 1.2-1.6 1.4-1.8 1.6-2.0 1.8-2.2 2.0-2.4 EOT 0.4-0.5 0.4-0.6 0.5-0.8 0.6-1.1 0.7-1.2 0.8-1.3 0.9-1.4 1.1-1.4 1.2-1.5 1.3-1.6 EOT Ig (pA/um) Ig (nA/um) Ig (nA/um) Lg Lg Lg 1 37 0.7 32 1000 25 07 1 75 0.1 65 70 45 03 10 16 10 11 10000 9 16 3 28 1 22 3000 18 10 1 53 0.3 45 300 32 05 1 90 0.1 75 30 53 02 20 45 65 100 LSTP 16 37 53 90 LOP 13 28 37 65 MPU/ ASIC 7 1 1 1 3 0.3 0.3 0.1 7000 700 100 10 13 06 04 01 0.7-1.1 0.8-1.2 0.9-1.3 1.2-1.6 1.4-1.8 1.6-2.0 1.8-2.2 2.0-2.4 2.2-2.6 2.4-2.8 EOT 0.6-1.0 0.7-1.1 0.8-1.2 1.0-1.4 1.1-1.5 1.2-1.6 1.4-1.8 1.6-2.0 1.8-2.2 2.0-2.4 EOT 0.4-0.5 0.4-0.6 0.5-0.8 0.6-1.1 0.7-1.2 0.8-1.3 0.9-1.4 1.1-1.4 1.2-1.5 1.3-1.6 EOT Ig (pA/um) Ig (nA/um) Ig (nA/um) Lg Lg Lg 1 37 0.7 32 1000 25 07 1 75 0.1 65 70 45 03 10 16 10 11 10000 9 16 3 28 1 22 3000 18 10 1 53 0.3 45 300 32 05 1 90 0.1 75 30 53 02 20 45 65 100 LSTP 16 37 53 90 LOP 13 28 37 65 MPU/ ASIC 7 1 1 1 3 0.3 0.3 0.1 7000 700 100 10 13 06 04 01

L

g

は低スタンドバイ電力 LSTP 用途では1年遅延 !

(14)

14 ITRSの予測する等価膜厚EOT低減とゲートリーク

ITRS 2001 FEP WGより

0.0

1.0

2.0

3.0 2000

2005

2010

2015

2020

Year

EOT

(nm

)

HP

_LOP

LSTP

Gate leakage!

0.0

1.0

2.0

3.0 2000

2005

2010

2015

2020

Year

EOT

(nm

)

HP

_LOP

LSTP

Gate leakage!

Drive high-k

(15)

1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03 1.E-02 1.E-01 1.E+00 1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 0 0.5 1 1.5 2 2.5 3 3.5

1E6

1E4

1E2

1E0

1E-2

1E-4

1E-6

1E-8

0 1 2

3

La 2_O 3 ZrO 2 SiO 2 SiO N HfO₂

HP:

◆@Vdd

,

◇@1V

LOP:

▲@Vdd

,

△@1V

LSTP:

■@Vdd

,

□@1V

Ga

te

leak

ag

e cur

ren

t

(A/cm

2

)

Equivalent physical oxide thickness (nm)

HP;High perf.

LOP;Low Op. Power

LSTP; Low Stn’d-by Power

J

gleak

– T

eq.ph.ox @Vdd=1V

新絶縁膜材料によるゲートリークの低減

(16)

16 MPUクロック周波数の推移

ITRS 2002 Update (2001 ITRSに同じ）

1 10 100 1,000 10,000 100,000 1980 1985 1990 1995 2000 2005 2010 2015

Frequency (MHz

)

2 X / 4 Years

2X / 2 - 2½ Years

2X / 2½ Years

1999 ITRS 　　　　2001 ITRS

Sources: Sematech , 2001 ITRS ORTC

●加速またはｲﾝﾍﾞ-ｼｮﾝ

　なしでは過去のﾄﾚﾝﾄﾞ

　には乗らない

●過去のﾄﾚﾝﾄﾞは

　Gate Scaling

　Transistor Design

　により17-19%/年

　ｱｰｸﾃｸﾁｬで

　21-13

%/年進歩

(17)

0.1

1.0

10.0

100.0 1965

1970

1975

1980

1985

1990

1995

2000

2005

2010

5V

12-10V

3.3V

1.8V

2001 ITRS

Vol

ta

g

e (V

)

24V

1963 CMOS 1971 E/D NMOS 1973 CCMOS 1978 Hi-CMOS 1993 Switched source Impedance 1996 VTCMOS 1996 MTCMOS

CMOS Logic for Watches

2000 SaVtCMOS

Hitachi

消費電力の推移と設計の課題

2000 Cool-chip Symposium より

出典: T. Makimoto, 2000 Cool-chip Symposium

T. Masuhara, The Best and the Worst in Digital IC Design, 1999 ISSCC Panel Discussion

HP

LSTP

(18)

18

0.1

1

10

100 1965

1970

1975

1980

1985

1990

1995

2000

2005

2010

Power (W/Chip)

Cool Chips for Portable PC & Mobile

Power is the Major Issue

Hot Chips for PCs, EWS & Servers

Performance Limited

due to Power Dissipation

ﾏｲｸﾛﾌﾟﾛｻｯｻの消費電力の推移

(19)

Watch Chip

Calculator

Static RAM

μprocessor

Flash

DRAM

Server/MF

1970s

1980s

1990s

CMOS

NMOS

CMOS

Bi-CMOS CMOS

1960s

2000s

NMOS

CMOS

NMOS

CMOS

Bipolar ECL

PMOS

CMOS

NMOS

CMOS

PMOS

消費電力の推移に対応するデバイスの課題

ITRS 2001 FEP WGより

　新Trs

●歪Si

● Ultra

-Thin

Body

● Fin-FET

+

　新CMOS

新回路

??

2010s

(20)

20 Electron Current

Flow

Ultra-thin silicon

body

Top & bottom

gates

Vertical MOSFET

Double gates

Drain

Source

SiGe (Strained-歪 Si)

FD-SOI

(Strained Si)

Double gate

Non-Classical CMOS Devicesの候補

課題

ﾒﾓﾘ共存、ｱﾅﾛｸﾞ共存、ﾀﾞｲﾅﾐｯｸ回路(Domino等）、回路解析ﾓﾃﾞﾙ、CMOSでのIP

(21)

前､後工程

装置

償却費用

前､後工程

材料費用

直接労働費

研究開発

費用

販管費

製造間接費

営業利益

装置償却費　1　装置台数(配線）および、装置価格高騰化（とくにリソ、テスタ等） 　２　稼働率上昇ﾆ-ｽﾞ（COO, OEEは限定的） 　３　短期生産、装置更新期間短縮材料費　１　プロセス複雑化、工程数増大、配線層数増加により増加　２　マスクコスト上昇、ﾏｽｸ使用ｳｴﾊ数減　３　 PKG、ｱｾﾝﾌﾞﾘの高価格化 研究開発費　 １　SoC設計・テスト開発費の増大、IP,　メモリ使用比率増大 　２　信号ｲﾝﾃｸﾞﾘﾃｨ、素子ばらつき増大に対応した設計収束の困難化　　３　新構造導入、新材料を用いた次世代、次々世代プロセスの研究費増大製造費用　１　工程数、保守費増加。ﾃｽﾄ時間増加　２　装置複雑化による稼働率低下はないか。自動化、標準化、にどう　　　対応するか。　３　環境問題に対応するコストの増大、事前予測

ロードマップの検討にコストモデルが必要

(22)

22 今後に向けての課題

１　日本半導体産業の再活性化に向けてSTRJの中で半導体　

　　産業と技術開発の経済性について検討する小委員会を

　　発足させた。

２　日本の半導体、装置、材料産業が技術限界-Red Brick

Wall-　　を超え、技術の複雑化と開発難度増大によるコスト課題を超え

　　て発展するには何が必要か検討する。

３　日本半導体産業復活に寄与できる新しい時代のロ－ドマップ

　　活動、およびＳＴＲＪ活動は如何にあるべきか。