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PCI Express Gen1/2

規格概要と測定、デバッグ勘所

キーサイト・テクノロジー合同会社アプリケーションエンジニアリング部門 2015年12月 9日

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本日の内容

 PCI Expressの規格概要

 測定の勘所

 デバッグテクニックとトラブル事例

 測定ソリューション

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このセミナーでお伝えしたいこと

 規格書を読み、仕様を理解する

 シグナル・インテグリティ設計が必須

 デバッグに備え、設計段階から準備

 適切な測定ツールを準備し使い分ける

 困ったときに頼れるパートナーを持つ

PCI Express Gen1/2 規格概要と測定、デバッグ勘所 3

Gbps級の高速信号は世界が違います

一部Gen3に関する内容も含まれます、ご了承ください

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PCI Expressの規格概要

 PCI Expressの全体像と特徴

 メカニカル層

 物理層（電気信号）

 物理層（リンクトレーニングとLTSSM）

 データリンク層とトランザクション層

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PCI Expressの全体像と特徴

• LSI間通信が基本 (Base Spec)

• 各種派生規格 (CEM、U.2、M.2など) • スケーラブル（信号速度、レーン数） PCI Express Gen1/2 規格概要と測定、デバッグ勘所 5

明確なレイヤ構造とパケット通信

物理層 Data Link層 Transaction層ソフトウェア層 mechanical層 TLP DLLP

Base Spec Base Spec

派生規格

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メカニカル層

• CEM : Card Electro Mechanical

• M.2 : Mini PCI Express/mSATAの後継規格 • U.2 : SFF-8639 • （組み込み：直結や非標準コネクタ） PCI Express

各種のコネクタ仕様が規定

M.2モジュール（SunDisk社） CEM（Intel社） U.2搭載SSD（Intel社）

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物理層：

PCI Express信号の概要

PCI Express Gen1/2 規格概要と測定、デバッグ勘所 7 仕様Rev 3.0 2.0 1.1 信号速度 8/5/2.5Gbps 5/2.5Gbps 2.5Gbps エンコード 8G: 128b/130b 5/2.5G: 8b/10b 8b/10b 8b/10b イコライザ 8G: Tx: Pre1, Post1 Rx: CTLE+DFE Tx: Post 1 5G: -3.5/ -6dB Tx: Post 1 -3.5dB

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Tx側でのイコライゼーション

PCI Express

Gen1(2.5Gbps)の例

Receive 1.60 UI 0.40 UI 0.0875V Min All Bits All Bits

0

1

0

0.4V Min 0.6V Max First Transition Transmit 0.75 UI 1.25 UI 0.266V Min 0.4V Max All Non- Transitions All Bits

0

1

0

伝送路損失を考慮した De-emphasis設計 UI = 400 ps ±300ppm de-emphasis = - 3.5dB ±0.5dB ※このページの信号の図はPCI Expressレーンの差動信号D+, D-それぞれをシングルエンドで表現し、重ねて表示したものです。電圧数値もシングルエンド信号として記述しています。

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物理層：リンクトレーニングと

LTSSM

電源投入後すぐに通信できるわけではない

L1 L0 Configuration Polling Detect L2 L1 Recovery L0s Hot Reset External Loop back Disabled Configuration またはRecoverから Recoveryから ResetまたはDLLPの指示リンク・トレーニング・ステートリンク再トレーニング・ステート電力管理ステートアクティブ電力管理ステート上記以外のステート LTSSM

(Link Training and Status State Machine)

レシーバ検出ビット同期シンボル同期レーン極性検出データ・レート確認レーン構成を確定

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データリンク層とトランザクション層

PCI Express

隣接デバイス間・エンドツーエンドの通信を保証

TLP DLLP Ordered Set User Data

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測定の勘所

 測定の目的を明確にする

 準備できているか？（測定が可能か？）

 測定器の使い分け

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PCI Express測定の勘所

「コンプライアンス・テストがやりたいんです！」

測定器はあります。測定もできます。でも

_…

• Compliance = 規格準拠

• 規格 = どの規格？ Base, CEM, M.2…

• 準拠 = 規格で示された位置で測定できますか？

• 準拠 = その規格に合否の「判定基準」はありますか？

PCI Express

1. 測定の目的を明確にする

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PCI Express測定の勘所

 高速信号では、「評価位置」と「評価基準」は対で考える  目的によって（適切な）評価位置が違う PCI Express Gen1/2 規格概要と測定、デバッグ勘所 13

1. 測定の目的を明確にする

目的規格適合性デバッグ実施者 PCI-SIG 公式試験 Compliance Workshopで実施 CEM仕様が対象測定仕様・手順有り --- 自社自社試験公式試験の手法を適用 = CEM仕様が対象測定点、手法、ツールは目的次第

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PCI Express測定の勘所

8GT/sはプロービングでのeye測定を想定していない “closed eye spec”

PCI Express

2. 準備できているか？（測定が可能か？）

Base Spec Base Spec

受信端で波形測定し Base Specに対して判定したい前提：受信端で測定できる = プロービングできる測定点が離れる = 波形が変わる（反射、損失、等）設計時から準備

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PCI Express測定の勘所

CEMの場合

2. 準備できているか？（測定が可能か？）

市販マザーボード

市販アドイン・カード

CBB

CLB

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PCI Express測定の勘所

• CEM用プローブボード（スロットインタポーザ） • Midbusプローブ（設計時にフットプリントを実装） • 半田付けプローブ（ほとんどの状況で使用可能） PCI Express

2. 準備できているか？（測定が可能か？）

プロトコル評価も基本的に同じ

～設計時から準備を～

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PCI Express測定の勘所

オシロスコープによる信号品質の評価は基本。

ですが

_…

• オシロでは受信性能は評価できない → BERT

• 稀に起こる現象（エラー）は捉えきれない → プロアナ

• プロトコルやデータのやり取りを把握するのは不向き →

プロアナ

ツールを適切に使い分ける、組み合わせて使うのが効果的

3. 測定器の使い分け

測定器 主な使用目的 オシロスコープ信号品質ネットワーク・アナライザ伝送路評価（インピーダンス、反射） BERT 受信性能（ジッタ耐性、感度）プロトコル・アナライザリンクアップ動作確認、プロトコル動作確認・解析、動作効率把握

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PCI Express測定の勘所

PCI Express

オシロによる

CEMアドインカード信号品質評価

プロトコルデコード機能

を搭載しているので、

流れているパケットの確認が可能

ATX電源フィクスチャ CBB2 オシロスコープ同軸ケーブル解析ツール Sigtest(PCI-SIG会員のみ） Keysight評価ツール (N5393D) DUT （アドインカード）

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PCI Express測定の勘所

ネットアナによる

PCBインピーダンス評価例

アイ劣化を引き起こす

伝送路問題を解析

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PCI Express測定の勘所

 8GT/sではRx評価が公式試験の必須項目  測定手法：BERTを使用した「ストレス試験」 PCI Express

BERTによるAdd-In CardのRx評価

RX TX I/O cell

J-BERT M8020A

loopbac k AS IC

DUT(アドイン・カード)

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PCI Express測定の勘所

• アナライザによるプロトコルのモニタ（これが基本） • エクセサイザによるスティミュラス試験

（デバイスエミュレーション、LTSSM試験など）

• PTC（Protocol Test Card）モードでのPCI-SIG公式試験

プロトコル・アナライザ／エクセサイザ

プロトコルエクセサイザプロトコル・アナライザ

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デバッグテクニックと

トラブル事例

 テクニック１：オシロによるハードウェア・デバッグ

 テクニック２：オシロによるHW/SW

シームレス・デバッグ

 テクニック３：プロアナによるLTSSM解析

 トラブル事例

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デバッグテクニック

• アイ・パターン評価を実施、しかしフェイルしてしまった… PCI Express Gen1/2 規格概要と測定、デバッグ勘所 23

オシロによるハードウェア・デバッグ

マスクアンフォールド • フェイル箇所の前後に決まったビットパターンはないかなど、フェイルの原因を解析 • さらにデコード機能でプロトコルとの相関性もチェック • マスク・アンフォールド機能を使用し、アイ・パターンのフェイル箇所の前後を確認

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デバッグテクニック

• ジッタトレンド解析機能で、アイ・パターンフェイル箇所の前後におけるジッタの時間変動をモニタ。突発的なジッタが乗っていることが判明！ PCI Express

オシロによるハードウェア・デバッグ

電源波形も同時に観測ジッタ変動指定値以上のジッタでトリガ • 突発的なジッタを確実に捕捉するためジッタ計測値の違反値でトリガ • 余ったチャネルを使用して、不具合に同期した信号を探し、リンクする不具合を紐解いていく • 原因：電源波形の揺れがジッタの原因となり、それが元でアイ・パターンのフェイルが生じていた

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デバッグテクニック

• Gen3ではなくGen2でリンクアップする！ • PCIeではリンクアップ時にTS1オーダードセットで送信側のディエンファシス設定を最適化している PCI Express Gen1/2 規格概要と測定、デバッグ勘所 25

オシロによる

HW/SWシームレス・デバッグ

• TS1はGen3だと130bitのブロック • これはプロトコルの問題か、それとも ハードウェアの問題か？ • どうやって、この問題を切り分けしますか？

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デバッグテクニック

• ここではオシロスコープを使用してアプローチ • シリアルパターントリガでTS1に対してトリガ • プロトコルデコード機能で送信側のDe-emphasisがリクエストどおりに変更されているかチェック PCI Express

オシロによる

HW/SWシームレス・デバッグ

プロトコルデコード • 原因：送信のDe-emphasis設定に遅延が発生していたことが発覚。リクエストどおりの変更が順次なされていなかった。このため、De-emphasisの設定が不適切で、信号品質として十分なレベルを確保できずビットエラーが発生し、Gen3でのリンク確立ができなかった。 • プロトコル・アナライザがある場合は、オシロと連動させて解析を行うとより効果的

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デバッグテクニック

• PCIeのトラブルで多いのはリンクアップに関連するもの（LTSSM） • アドインカードとPCの組み合わせで動いたり動かなかったり… PCI Express Gen1/2 規格概要と測定、デバッグ勘所 27

プロアナによる

LTSSM解析

TS1 _TS1 TS1 TS2 _TS2 TS2 TS1 _TS1 TS1 • リンクアップには時間がかかり、大量のオーダードセットやパケットが送受信される（ミリ秒～秒単位の長さ） • プロトコル・アナライザで測定はできるが、データの解析はどうする？

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デバッグテクニック

• ロングメモリを活かして、リンクアップ時の動作を全てキャプチャ • LTSSM解析機能を用いてLTSSMステート遷移を可視化、細かな動きの違いをチェックしていく PCI Express

プロアナによる

LTSSM解析

• 原因：BIOSの違いによりチップセットの制御タイミングが微妙に異なっていて、それがLTSSMステート遷移のタイミングにも影響して途中でスタックしていた

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トラブル事例

事例１：FPGAベンダ提供の評価ボードでは問題なかったが、自社で同じボードを作成したらうまく動かない＝＞基板の材質を変更したことが原因事例２：開発したボードが、あるPCでは問題なく動くが、別のPCだとシステムが認識してくれず動作しない＝＞ BIOSの違いによるリンクアップ動作の微妙な違いが原因事例３：アプリケーションで予想したパフォーマンスが出ない、どうもデータの読み込みでエラーが発生しているみたいだ＝＞使っているチップがPCI Expressの規格に違反していた（自分たちは悪くなかった！）事例４：すでに量産出荷している製品だが、アドインカードのファームウェアの違いで動作に差がでる。エンドユーザから詳細なレポートとして報告するように言われているが何から手を付けてよいか分からない… ＝＞プロトコルアナライザを使用して各種組み合わせでの動作の違いを検証 PCI Express Gen1/2 規格概要と測定、デバッグ勘所 29

実際に相談を受けたものの一部です

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測定ソリューション一覧

PCI Express Gen1/2 規格概要と物理層伝送路設計 ADS デザインソフトウェア 86100D DCA-J/TDR

E5071C ENA Opt. TDR

物理層送信信号試験 V-シリーズオシロスコープ N5393D PCI Express 電気信号品質評価ソフトウェア 86100CU-400 PLL/ ジッタスペクトラム評価ソフトウェア物理層受信性能試験 M8020A J-BERT 高性能BERT N5990A-101 Rx自動評価ソフトウェアデータリンク層トランザクション層 U4301B プロトコル・アナライザ U4305B プロトコル・エクセサイザ各種プローブメモ：オシロの帯域

本日の内容 の規格概要 測定の勘所 デバッグテクニックとトラブル事例 測定ソリューション Page 2

PCI Express Gen1/2

規格概要と測定、デバッグ勘所

本日の内容

 PCI Expressの規格概要

 測定の勘所

 デバッグテクニックとトラブル事例

 測定ソリューション

このセミナーでお伝えしたいこと

 規格書を読み、仕様を理解する

 シグナル・インテグリティ設計が必須

 デバッグに備え、設計段階から準備

 適切な測定ツールを準備し使い分ける

 困ったときに頼れるパートナーを持つ

Gbps級の高速信号は世界が違います

一部Gen3に関する内容も含まれます、ご了承ください

PCI Expressの規格概要

 PCI Expressの全体像と特徴

 メカニカル層

 物理層（電気信号）

 物理層（リンクトレーニングとLTSSM）

 データリンク層とトランザクション層

PCI Expressの全体像と特徴

明確なレイヤ構造とパケット通信

メカニカル層

各種のコネクタ仕様が規定

物理層：

PCI Express信号の概要

Tx側でのイコライゼーション

Gen1(2.5Gbps)の例

0

1

1

0

0

0

1

1

0

0

物理層：リンクトレーニングと

LTSSM

電源投入後すぐに通信できるわけではない

データリンク層とトランザクション層

隣接デバイス間・エンドツーエンドの通信を保証

測定の勘所

 測定の目的を明確にする

 準備できているか？ （測定が可能か？）

 測定器の使い分け

PCI Express測定の勘所

「コンプライアンス・テストがやりたいんです！」

測定器はあります。測定もできます。でも

…

• Compliance = 規格準拠

• 規格 = どの規格？ Base, CEM, M.2…

• 準拠 = 規格で示された位置で測定できますか？

• 準拠 = その規格に合否の「判定基準」はありますか？

1. 測定の目的を明確にする

PCI Express測定の勘所

1. 測定の目的を明確にする

PCI Express測定の勘所

2. 準備できているか？（測定が可能か？）

PCI Express測定の勘所

CEMの場合

2. 準備できているか？（測定が可能か？）

市販マザーボード

市販アドイン・カード

CBB

CLB

PCI Express測定の勘所

2. 準備できているか？（測定が可能か？）

プロトコル評価も基本的に同じ

～設計時から準備を～

PCI Express測定の勘所

オシロスコープによる信号品質の評価は基本。

ですが

…

• オシロでは受信性能は評価できない → BERT

• 稀に起こる現象（エラー）は捉えきれない → プロアナ

• プロトコルやデータのやり取りを把握するのは不向き →

本日の内容の規格概要測定の勘所デバッグテクニックとトラブル事例測定ソリューション Page 2

 準備できているか？（測定が可能か？）

_…

_…

まとめ～測定の勘所～