電気工学科岩根雅彦 電気工学科重松保弘 電気工学科定家健治

FPGAによるバリア同期用機能メモリの開発

（平成5年11月30日 原稿受付）

電気工学科岩根雅彦 電気工学科重松保弘 電気工学科定家健治

電気工学科 茶屋道 宏 貴

㈱   東   芝 金  沢  高  貴

  Development of Functional Memory for Barrier Synchronization using FPGA

by Masahiko IWANE

   Yasuhiro SHIGEMATSU    Kenji SADAIE

   Hirotaka CHAYAMICHI    Takaki KANAZAWA

Abstract

   In order to achieve the efficient processing of fine grain parallelism， the hardware barrier synchronization mechanlsms， such as the normal barrier， the dummy barrier and the fuzzy barrier，

are required． These mechanisms synchronize among the processing units（PUs）as follows． The barrier grant pattems indicating that the PUs should synchronize the barrier each other are stored in a modified content addressable memory（MCAM）prior to the execution of the processes． Each bit corresponding to the PU in a barrier requestregister within the MCAM unit is set by the barrier request sent from the PU． The MCAM searches for the barrier grant pattern by an inclusive relation（X⊆Y≡rX＞Y）． When the barrler request pattern includes the barrier grant pattern，

the PUs registered in the barrier grant pattern restart each process．

   This MCAM has been implemented by using field programmable gate arrays（FPGAs）because FPGA can reduce the cost and the time of the development． The MCAM has many wired AND circuits and these circuits drive many loads． We assumed that the output impedance of this circuit is only resistlve and the input impedance is capacitive because FPGA is a CMOS integrated circuit．

We analyzed that the switching delay time was influenced by changes in the values of the pullup resistor of the wired AND circuit． As a result of the experiments using the logic cell arrays

（XC3030），the switching delay time of the experiments was shorter than that from calculation． As the number of the outputs to be connected at the wired AND increases， the switching delay time of the experiments becomes longer． The output impedance has the capacitance of about 3．5pF and th・・e・i・t・n・e・f・25Ω． Th・a・t・・l l・p・t・apacit・n・e i・ab・ut 4・5pF・Th・MCAM（16×64）・・n−

sists of 8 bit slice XC3090s because it can not be assembled by only one chip． The 80utputs are connected together at the wired AND with 470Ωresistor and it drives 3210ads． The access time of the MCAM is 170ns．

1．はじめ こ        リア同期用CAMの繊とFPGAの使用を前提とした

       設計と問題点，FPGAによるバリァ同期用CAMのス  マイクロプロセッサによる並列計算機が多数開発され  イッチング特性をモデルからの解析ならびに実験および

ているが，細粒度の並列性をもったプログラムを効率よ  実用に供するバリア同期用CAMの開発結果ついて述べ く処理する機構をもったものは少ない（1）。細粒度の並  る。

列処理を行うためにハードウェアバリア同期機構（2 3）

が提案されている．フ。ジーバリア・・）はバリア同繊 2・バリア同期機構

別情報とマスクによって，エラスティクバリア（5）は同   2．1．バリア同期

期カウンタとマスクによって任意のプロセッサ間のバリ   バリア同期は，あるプロセスがバリアに到達したとき，

ア同期を可能にする分散型同期機構である。一方集中型  協調しながら動作している他のすべてのプロセスがバリ 同期機構としてSBM， DBMがある。 SBM（6）はバリア  アに到達するまで次の命令の実行を待ち合わせる同期機 同期情報の代わりにバリア同期間で全順序関係を導入し  構である。ソフトウェアによるバリア同期では，同期識 てバリアキューによって単一のバリア同期列の任意のプ  別情報と協調動作するプロセス数をオペレーティングシ ロセッサ間の同期を可能としている。DBM（7）はバリア   ステムにあらかじめ通知しておき，各プロセスが同期識 同期間に半順序関係を導入してバリアキューと機能メモ  別情報を伴ったバリアプリミティブを実行することに

りの一種であるCAM（Content Addressable Memory）  よって同期をとる。細粒度プロセスに対してソフトウェ の一致検索によって任意のプロセッサ間の複数のバリア  アバリア同期ではオーバーヘッドが大きく並列処理化の 同期を同時に可能としている。またSBMとDBMの中   効果は少ないので，バリア同期機構をハードウェア化し 間に位置するバリア同期機構にHBMがあるが， DBM   てオーバーヘッドを削減している。

とHBMの違いはバリア同期間に全順序関係を導入した   ハードウェアバリア同期には通常のバリア同期のほか 点である。分散同期機構は集中同期機構に比べてプロ  に，ハードウェア量削減のためのバリア同期識別情報の セッサ台数分ハードウェア量が増加するが，SBM，  削減によって生じる不都合を補うダミーバリア（Dummy HBMおよびDBMでは解の収束の程度によって繰り返   Barrier）同期，および広がりのある領域内での同期を許

し回数が異なるときにはバリアパターンの管理が困難で  すファジーバリア（Fuzzy Barrier）同期がある。ハード ある。そこで集中型バリア同期機構でバリアパターンの  ウェアバリア同期において，1つのプロセスで協調動作 管理を容易にするためのCAMを開発する必要がある。  するマイクロプロセス（並列処理単位）が各々プロセッ なぜならばいままでに提案されているCAMの検索機能  サPUに割り当てられて，プロセスの実行開始前にこれ は一致検索，大小検索，ハミング距離検索である（8）。  らのプロセッサをハードウェアバリア同期機構に通知し 一致検索は仮想記憶やキャッシュにおける高速アドレス  ており，かつバリア同期識別情報が削減されていると仮 変換テーブルの検索に，大小検索はデータの最大値，最  定する。図1（a）においてPU。， PU1およびPU2がバリ 小値の検索やある範囲内データの検索に，ハミング検索   ア同期をとることを，図1（b）ではPU。とPUIおよび

はあいまいさを含んだデータの一致検索に使用できる。  PU2がバリア同期をとることを，図1（c）ではPU。， PU、

しかし，これらの検索機能ではバリア同期用CAMとし  およびPU2でバリア同期をとるがPU2のバリア同期○

て不適当である。       から×のあいだでとればよいことを示している。図1（b）

 今までにない検索機能をもったCAMをLSIとして開   においてPU、（PU。）は論理的にはPU。（PU、）および 発することは莫大な開発費用および開発期間を必要とす  PU、（PU2）とバリア同期をとる必要はないがジョブ実

る。しかし近年，高集積度のFPGA（Field Programmable  行前にバリア同期をとるメンバーとしてバリア同期機構i Gate Array）が入手できるようになり（9）， FPGAのた  に通知しているので△のダミーバリア同期を挿入してい めのCAD（Computer Aided Design）システムおよび  る。 PU2（PU。）のダミーバリア同期はバリア同期をバ FPGA自身高価であるが，このような研究のための開  リア同期機構に通知するがバリア同期メンバーの他の 発環境が改善され試作開発が容易となってきた。     PUのバリア同期を待ち合わせることはない。

 本論文ではバリア同期用CAMとバリア同期機構，バ

PU・   PU    PU2      PU．   PU    PU3

（a） Barrier      （b） Du■■y 8arrier PU・   PU竃   PU3

（c） Fu2zy Barrier

× ：Bar

△ ：0ロ3ar

O  ： Ad3a「       Breq，

図1 バリア同期

MCAMU

      一一一一一一一一一一一一一一一 aRR  1 1 0 1 1 0 1 0 −一一一一一一〇

MCAM⊆BRR

…

0 1 0 1 1 0 1 0 −一一一一一一〇 1 0 1 0 0 1 0−一一一一一一一一〇

MCAM

@ BG 0 1 0 1 1 0 1 0−一一一一一一〇

Breq i B〆i  Breqj ^Bgrtj

Barif Barif

＿   一   一   一   ・

  wait oUi

＿   一   一   一   一   一

  （wait）

垂

一   一   一   一   ．

      図2 バリア同期機構  2．2． 拡張CAMとバリア同期機構

 バリア同期，ダミーバリア同期およびファジーバリア  トしていないときまたはBgrt信号の到着後， Dmbar命 同期を実現するためにDmBar（Dummy Barrier）命令，   令ではDmフラグをセットしてBreq（Barrier Request）

AdBar（Advanced Barrier）命令， Bar（Barrier）命令を  信号をMCAMUに送りPUの処理を続行する。 AdBar PUの出力命令として用意する。 PUはDmBar命令を実   命令ではAdフラグをセットしてBreq信号をMCAMU、

行するとバリア同期機構IMCAMUにバリア同期要求を  に送りPUの処理を続行する。 Bar命令ではAdフラグ 送り処理を続行する。PUはAdBar命令を実行すると  とGrフラグの両方がリセットしていればBreq信号を MCAMUにバリア同期要求を送り処理を続行するが，   MCAMUに送ると共にWait信号によりBgrt信号が到

このとき同期が成立しておればMCAMUはPUに同期   着するまでPUの実行を中断する。単にGrフラグのみ 成立を知らせる。PUがBar命令を実行したとき，すで  がリセットしていればBgrt信号が到着するまでPUの にAdBar命令が実行されて同期成立が知らされていれ  実行を中断する。 GrフラグがセットしていればGrフラ ばPU処理を続行する。まだ同期が成立していなければ  グをリセットしPUの処理を続行する。 Barifから送付 同期成立まで処理を中断する。PUがBar命令に先だっ   されたBreq信号はBRRの当該ビットをセットする。

てAdBar命令を実行していなければバリア同期要求を  MCAMUはBRRをMCAMの探索データとして使用し MCAMUに送り処理を中断する。そして同期が成立す   て包含関係が成立すればMCAMをBGRに読み出す。

ればMCAMUはPUに同期成立を知らせてPUの処理   すなわち，

を再開させる。すなわちBar命令単独で通常のバリア同    if MCAMij⊆BRRj（j＝0，1，…， n−1）

期，DmBar命令でダミーバリア同期， AdBar命令と      then BGRl：＝MCA剛（j＝0，1，…， n−1）

Bar命令のペアでファジーバリアを実現する。        但し， iはMCAM内のi番目のバリアパターン，」は  図2に示すようにバリア同期機構はMCAMUと個々   バリアパターンi内のj番目のビット， nはシステムの

のPU内のBarif（Barrier interface）で構成される。また   PU総数を表す。また包含関係は（1）式で与えられる。

MCAMUはシステム内PU台数に等しいビット長をもっ

       McAMij⊆BRRj＝rMcAMij∨BRRj      （1）

たBRR（Barrier Request Register）， BGR（Barrier Grant

Register）およびMCAMで構成される。 PUがDmBar  BGRに読み出されたバリアパターンはBgrt信号として 命令，AdBar命令， Bar命令を実行したときBarifは最初   Barifに同期の成立を伝える。同時にBGR（バリアパ にDmフラグを検査して，セットしていればMCAMU  ターン）とBRR（探索データ）の排他的論理和EXORを からのBgrt（Barrier Grant）信号を受け取るまでWait  とってBGRに格納する。 Bgrt信号を受け取ったBarif 信号によりPUの実行を中断させる。 Dmフラグがセッ  はDmフラグをリセットし，さらにAdフラグがセット

Dn

1     

P     ㍑1      ， ・      1

@  …

胃 R u ^R

E C嗣o

@JO

C翻1

@日

E E

胃

       Cij

      ロ の     ロエロ エ  ロコ   ののらココ     ロロロ   コペぽ  エエ   

     R  l      l      Mi I        砺

R        COn

w

0

R

Cln

胃

w  

Di

L＿＿＿一←＿＿＿＿＿＿＿＿＿，＿＿＿＿＿＿＿＿＿＿＿＿＿＿一＿＿＿＿＿＿＿＿＿＿＿一一一」

1，      図4 メモリセル

R

C翻n  −ln

E  ・二

mij

による書き込み動作または番地ADRおよび読み出し信 号Rによる出力データYiを読み出す出力動作を行う。

通常のメモリと同じ動作はバリアパターンのMCAMへ の登録に使用される。CE＝1のときにはD、（i＝o，1，

…，n−1）とメモリセルCji（i＝0，1，…， n−1）がすべて        Y°    YI      Y・   の語に関して同時並列に包含検索が行われる。各メモリ        セルの包含検索の結果，Cji⊆DiであればmjF1，そう         図3 MCAMの構成

       でなければmji＝0となって各語方向にWired ANDがと        られて語マッチ信号MjとなってメモリセルC」、（i＝0，

していればGrフラグのセットとAdフラグのリセット  1，…， n−1）に入力される。

を行ったのちに，PUが処理を中断していれば再開する。

このようにMCAMによるバリア同期麟でPU毎に MFm・・〈m，1〈 〈m・・−1    （2）

独立にMCAMにバリアパターンを登録できるのでどの   Mj＝1であるメモリセルC」、からデータが読み出されま PUとも同期をとることができる。      たM，＝0であるメモリセルCjiの出力は rとなって

3．拡張CAMの設計      ビット方向にWi「ed ANDがとられた結果Y（i＝° 1・

       …，n−1）が検索結果として出力される。

 3．1． 拡張CAMの構成

       Yi＝一｛一（Mo〈Qoi）〈一（M1〈Qli）〈…

 CAMは通常のメモリと同様に番地を指定して内容の

書込みおよび読み出しできるだけでなく，検索データを      〈「（Mm−1〈Q−・・）｝（3）

入力することによってメモリ内容の全語の一部あるいは   D。＝0に固定してメモリセルC1。＝1に設定することに 全部のビットに対して並列に照合し一致した語を記憶か   よってつねにメモリセルCi。では不一致が生じて語iが ら読み出す記憶回路であるが，MCAMはCAMのよう  検索されなくなるのでビット0を語iの使用／未使用フ な一致検索でなく包含検索を行うのでCAMをそのまま   ラッグとして利用できる。なおメモリセルの論理を図4 の形で使用することができない。そのために新たに  に示す。図4においてRは読み出し信号，Wは書き込み MCAMを設計する必要がありMCAMの構成を図3に  信号， Miは語マッチ信号， D、は書き込み／検索データ，

示す。図3においてADRはCAMの1語を特定する番   r Qijはメモリセル出力データ， mijは検索結果信号であ 地，CEは検索信号， R／rWは読み出しあるいは書き  る。 R＝1またはMF 1のときメモリセルの内容がrQl、

込み信号，Diは入力データ， Y、は出力データである。  として出力され， W＝1のとき入力データDiがメモリ CE＝0のときMCAMは通常のメモリと同じ動作，すな  セルに書き込まれ， R＝0， W＝0のときメモリセルと わち番地ADR，入力データDiおよび書き込み信号rW  Diが包含検索されて包含されているならmi」＝1となる。

ε，     r≒⊥・  ⊥・

古一「⇔−  M I

■

（a）Hi8h toLo●      （b）Lou toHi8h v（t）

叫 @ L−1＞一     図7回路モデル

      ファンアウトをとるとスイッチング遅延時間が大きくな        図5 Wired AND回路構成

      る。図3のWired AND回路ではn十1のファンアウト       があるのでこの遅れをできる限り小さくするためにプル       アップ抵抗Rを適切に選択しなければならない。プル       アップ抵抗Rによる遅延時間を解析するためにスリース       テートバッファによるWired AND回路のモデル化を行        …      い，それを図6に示す。なおスリーステートバッファの       入力インピーダンスをC，入力が0（Low Level電圧）で       出力が0（Low Level電圧）のときの出力インピーダン       スをRLとする。

        図6Wi「ed ANDモデル    また図3ではMCAMの出力データYjは各メモリセ       ルの出力を列（ビット）方向にWired ANDをとってい  3．2．FPGAによる設計       るが， LCA内部でWired AND回路を実現するのが困  MCAMをあらたにVLSIとして開発することは費用   難であるので通常のANDゲートによって設計する。

および期間を考慮すると大学の一硫室では不可能であ 4．スイッチング特性 るのでユーザが手元でプログラムできる高集積度の

FPGAによる実現が妥当である。 MCAM全体を1個の    4．1．回路モデル

FPGAデバイスによって実現するにはFPGAの容量の   スリーステートバッファのすべての入力電圧がHigh 点で無理であるので，MCAMをビット方向に分割する  Levelからk｛＝1，2，…，n＋1）個の入力電圧がLow

ビットスラィスによるマルチチップ構成をとる。一般に  Levelになったとき，図7（a）よりWired AND回路の電 FPGAはCMOSで構成されているので，マッチ信号   圧v（t）は次式の方程式によって求められる。

「    R●■一・  ．．・ ．・ ．    ⊥ R   R    E

C

一●■■工・

b

」C

アクセス時間に大きな影響を与える。Wired ANDとし

      上式を解くと次式となる。

てオープンドレインゲートとスリーステートバッファの

構成が考えられるがFPGAとしてXILINX社ロジック   v（t）＝RL・E／（RL＋k・R）＋｛k・R／（RL＋k・R）｝・

セルアレイLCAのXC3000シリーズ（lo）の使用を前提す    exp［一（RL＋k・R）・t／｛（n＋1）・C・RL・R｝］    （5）

るとスリーステートバ・フ・のほうが実現しやすい・ス スリーステートバ。フ。の入力電圧がL。wL。v。1で リーステートバ・フ・によるWi「ed AND回路を図5に @あるk個の入力がすべてHi、h L。v。1電圧に変化したとき 示す・LCAもCM°S技術で繊されており・理論上 Wi，ed AND回路の電圧。（，）｛ま図7（、）より次式の方程式

ファンアウトはほぼ無限にとることができるが多数の

で与えられる。      びn＋1そのものである。図9（a）において点線と太い実

上式を解くと次式となる。      る。またプルアップ抵抗Rが大きくなるにつれて立ち上        がりが緩やかになるが立ち下がりにはプルアップ抵抗R

 v（t）＝E−｛k・R／（RL十k・R）｝・

       の影響は少ない。プルアップ抵抗RがWired ANDから

       E・exp［−t／｛（n十1）・C・R｝］      （7）

       みた合成出力インピーダンスRL／kに比べてかなり大き  4．2．解析結果       いときはLow Level電圧はOVと近似できるが， RL／k  XC3000シリーズの多くのLCAの出力インピーダン  が大きくなるに従ってRL・E／（RL＋k・R）Vとなる。これ スと入力インピーダンスの公称値は各々RL＝25Ω， C＝   はLow Level電圧に注意してプルアップ抵抗Rを決定 10pF（10）であり，（5）（7）式にこれらの値を代入してスイッ  する必要があることを意味している。 R＝470Ω， k＝1 チング特性を求めた。R＝470ΩおよびR＝10kΩのとき   のときのLow Level電圧は0．25Vである。（5）（7）式から の立ち上がり特性を各々図8（a）および図9（a）に，立ち下   Wired ANDの立ち上がり時間t，（k， n＋1），立ち下がり がり特性を各々図8（b）および図9（b）に示す。図8，9にお   時間tf（k， n＋1）， LowからHighへの遅延時間tpLH（k， n いて横軸は時間t，縦軸はWired AND回路の電圧v（t），  ＋1）， HighからLowへの遅延時間tpHL（k， n＋1）は表1 グラフ内の括弧のなかの数値（k，n＋1）は上式のkおよ   のようになる。

V（t｝

《七  100 200 300 400 500 600 700    0 10 20 30 舶 50 60 70 80 90 100       tim       ㈹      llrm       ㈹          （の      （b）

図8 スイッチング特性（R＝470Ω）

V￠）

Vω

¶   ㎜   1㎜   15000  2㎜     0 10 20 30 ④ 50 60 70 80 90 100           m．      （n5）      t㎞・      （n5》

         （a）      （b）

図9 スイッチング特性（R＝10kΩ）

（1，1） （1，64） （64，64）

R ^{470 10k 470 10k 470 10k}

tr 10 220 651 14062 661 14062

tf 1 1 43 37 1 1

tPLII 3 69 193 4420 208 4436

tPHL ^{1 1 11 11 1 1}

      4．3． 実験と考察

表1スイッチング特性 （。，） XC3°3°−1°°・84pi・（R・＝25Ω・C＝1°・F）のLCAを        2チップ使用して実験を行った。一つのLCAには発振        器からの出力をLCAの入力として内部で64のファンア        ウトをとれるロジックを構成して64個のスリーステート        バッファにより出力するようにした。もう一方のLCA        は64個の入力をAND回路により1出力になるように構        成した。この2個のLCAを基板上で接続してR＝470Ω        および10kΩ，k＝1および64，n＋1＝1および64のときの        スイッチング特性を測定した。図10（a）にR＝470Ωで400        kHzのパルスを入力したとき，（b）にR＝10kΩで30 kHz        のパルスを入力したときのWired ANDの波形を示す。

       図10（a）のLow Level電圧よりRLは公称値の25Ωに近い        ことが判る。スイチング特性を調べると，R＝470Ωでk

（a） R：470Ω      目 一

k＝64，n＋1＝64のときはtpLH＝200ns， tpHL＝10nsで あった。R＝10kΩでk＝1，n＋1＝64のときtpLH＝1．6μs，

tpHL＝10nsであり， k＝64， n＋1＝64のときtpLH＝

2．8μs，tPHL＝10nsであった。立ち上がりのスイッチング 遅れ時間は計算値に比べて短く差は大きい。これは入力 容量Cの公称値の10pFに比べて小さいことと，回路モ デルにおいて出力インピーダンスとして直流抵抗RLの みを仮定したことに起因すると考えられる。図6の Wired ANDモデルにおいてスイッチと直流抵抗RLに 並列に出力容量C。を仮定して実測値より入力容量と出 力容亘を計算するとC＝3．5pF， C。ニ4．5pF程度となっ た。実際の入力容量は公称値よりかなり小さいことが

判った。

 MCAMチップをXC3090−100，175pin（RL＝25Ω， C＝

15pF）のLCAによって16語8ビットスライスで実際に 作成した。このときメモリセルからのマッチ信号mi、は LCA内部のANDゲートによって8個のマッチ信号を1 個にまとめて出力したが，メモリセルを読み出すための マッチ信号Miを語ごとに1個にしてLCA内部で8個 に分配しようと試みたが配線できなかったので，LCAの 外部で4個に分配しLCA内部で各々を2個に分配した。

このときのLCA内部のロジックブロックの使用率はお

（b）R・10kΩ      よそ60％であった。このようなMCAMチップを8個使        用して470Ωでプルアップし16語64ビットのMCAMを        ● 図10スイッチング波形        構成した。このMCAMの構成では検索一致信号の        Wired ANDのファンァウトは32となったが， CEがin−

       activeからactiveになって出力Y1が確定するまでの時

間は170nsであった。またCEがactiveからinactiveに  の目標構成は8−16PU， FMMでは32−64PUを想定して なって出力Yiが不定になるまでの時間は120nsであっ   いる。今後バリア同期用MCAMの有効性を確認するつ た。      もりである。

       謝辞 本研究を遂行するにあたり多大なご助力ならびに  5．むすび

       ご支援を頂いた㈱東芝北九州工場の方々に深謝します。

 細粒度並列処理に適したマルチマイクロプロセッサで

使用するバリア同期用MCAMの構成とFPGAによる      参考文献

開発で生じる問題点と解決法について述べた・MCAM（1） Z蕊灘讐慧；、1鷲鷲；；ご隠

をFPGAで製作するとき， FPGAはCMOS技術が使用    ・f Highly C・ncurrent Multip・。cess。rs． IEEE t，ans．。n されているので，Wired AND出力から多数のファンア    C°mPut印V°L C−36 N° ll PP1292−1309（1987）

       （3）H．dietz et al：Static Synchronization Beyond VLIW， Su一 ウトをとればスイッチング遅れが無視できない。この遅    perc。mputing 8g pp416．425（1g8g）．

れを回路モデルによって解析すると共に実験を行った。   （4）R・Gupta・The Fuzzy B…輌… A Mech・ni・m f・・High

その結果，回路モデルには出力抵抗だけでなく出力容量 瀧，慧惣i㌶．日《『翫dINtC°n￡°n

も組み入れる必要があることが判明すると同時に出力抵   （5）松本：Ela・tic Baπier・一般化されたバリア型同期機構，情

抗は公称値に近くまた入力容量は公称値よりかなり小さ（、）慧篭ぷ漂；芸㍑1、＿。＿，肝

いことが判った。この基礎実験を踏まえて実用に供する    chronizati・n：Static Bar亘er MIMD（SBM），19901nt Conf パリア同期用MCAMをFPGAを用いて開発した。      on Pa「allel P「ocessin＆PP 15−142（1990）°

       （7）M．T．0 Keefe and H． G． Dietz：Hardware Barrier Syn一  現在バリア同期用MCAMを搭載した細粒度並列処理    chr。nizati。n、 Dynamic Barrie， MIMD（DBM），19901nt

を目的とした並列計算機MSBM（Mul6ple Static Bar−   C°nf°n Pa「allel P「°cessin9・PP・143−146（1990）・

h・・MIMD）と汎用処理を目的としたF淑（Fl・xibl・（8） ?h蕊：蒜：㌃瀦念（㌘回路蹴

Mesh¶etwork Multi−microprocessor）を開発中であるが，  （9）佐藤：選択の幅が広がってきたFPGA，参入メーカ相次ぐ，

MSBMは4PU構成でのデバ・グを完了して評価中であ（1①薦：；㌫第グ漂；踏1瓢瓢ブ．

る。一方FMMは16PUでのデバッグ中である。 MSBM    ク（1ggO）。