第２章 システム LSI メモリの高性能化
２．１ 序
システム LSI に用いられる DRAM（Dynamic RAM）は、本来、スーパーコンピュータからパソ コンにいたる計算機の主記憶メモリから情報処理装置の送受信や計算データのバッファメモリ に幅広く用いられている大容量、低価格の記憶デバイスである。1970 年に１K ビット容量のチ ップ1)が発表されて以来、ほぼ３年で４倍のビット数になる大容量化と高性能化が推し進められ、 情報機器の高密度実装化、高付加価値化、高性能化に大きな役割を果たしてきた。また、 MOS トランジスタのスケーリング則 2)に則った微細化と大容量化に伴うビットコストの低減が情 報機器の価格低下をもたらし、応用分野と市場規模の拡大を飛躍的に伸ばしてきた。一時は、 DRAM 製造プロセスが半導体のテクノロジードライバと称されるような最先端微細加工技術で あり、リソグラフィ技術においても、水銀ランプの g 線（波長 436nm）、i 線（波長 365nm）、KrF エ キシマレーザー（波長 248nm）から、今後は ArF レーザー（波長 193nm）へと光源の短波長化 が進んでいる。さらに、光学レンズの高 NA（開口数）化、縮小投影露光技術、マスクや光の照 明法の工夫により波長の半分の領域でも改造しようとする超解像転写技術 25, 26)の発展が見ら れ、加工寸法の縮小化を可能にしている。そして、これらはデバイス寸法の微細化、３次元セ ルの集積化の原動力となり、ほぼ３年で４倍の大容量化を成し遂げてきた。また、歩留まり向上 の量産化技術、高密度実装を可能とするパッケージ技術、ソフトエラーを低減する材料技術27)、 テストコスト低減のテスト技術28)などと、様々な技術の総合的発展により成り立ってきた。 DRAM をシステム LSI 中に混載する理由は下記のように従来ボード上に組まれてきたシステ ムの限界による。 １）小サイズ化が困難 様々な用途のチップを複数個ボード上に載せるため、ボードサイズが大きくなり、 ボード上の配線も複雑化し、小型化を促進できない。 ２）信号線本数が限られる 平面状（高価なボードは複数層配線可能）の配線、また、パッケージピンピッチ に合った配線のため配線数が多く取れないため、バス数などが取れず性能向上 が難しい。周波数アップに頼るしかない。 ３）消費電流が大きい 大きなシステムボード上をボード配線の抵抗や容量が大きいため、信号振幅を 大きく、且つ、信号駆動能力を大きくする必要がある。これは、システム自身の速 度遅延、消費電流増大につながる。 ４）電磁輻射（EMI）の問題
振幅、容量の大きいボード上の信号線を高速に切り替えるために、電荷を高速 に移動させる事が必要となる。これは、電磁輻射を誘発し、その他の電子機器に ノイズを与え誤動作を起こさせるだけでなく、人体にも悪影響を与えていた。
そこで、情報化社会を担う高度なシステムには、上記の問題を解決すべく、半導体チップ上 で複数の機能ブロック（マクロ）を組み合わせて一つのシステムチップとする SOC（System On a Chip）の研究が進められ、ロジックマクロと DRAM マクロを１チップに混載化した LSI 例が数多く 報告されている。その例として、マルチメディアプロセッサの画像処理用メモリとして DRAM を 混載した Graphic Encoder LSI、32 ビット RISC プロセッサと 16Mb DRAM が混載した 32bit RISC Processor、HDTV 用の画像処理システムに 64Mb DRAM を混載した MPEG２ Codec. LSI、携 帯電話向け画像処理システム LSI に 16Mb DRAM を混載した MPEG４ Decoder LSI などが挙 げられる。システム LSI メモリとして機能するダイナミック RAM（DRAM）については、図 2-1 に 示されるように、その構成は大きく３種類の部位に分けることができる。 （１）メモリアレイ（Memory Array、Row/Column-Decoder）：データを蓄積するメモリセ ル、メモリセルを選択する為のデコード動作に従って、選択線を駆動するワード 線ドライバ回路及びコラム選択線ドライバ回路、選択されたメモリセルから出力 される微小信号を増幅/復号するためのセンスアンプ回路を含む。 （２）周辺制御回路（Control、I/F）：入力制御信号により DRAM の動作モードを制御、 アドレス信号に従ってデコード、メモリアレイからの出力データ信号を制御するイ ンタフェース回路を含む。 （３）電源回路（Voltage Generator）：メモリアレイを駆動するための各種電源発生回 路を含む、ワード線レベル発生用昇圧電源、メモリセル用基板電位を供給する Control I/F I/F V o lt age G enera to r Row/Column Decoder Memory Array Memory Array Control I/F I/F V o lt age G enera to r Row/Column Decoder Memory Array Memory Array 図２−１ DRAM モジュールの一般的構成
負電圧発生回路、セルプレート電位用及びビット線プリチャージレベルを供給 する 1/2-VCC 発生回路、周辺回路駆動用電源及びビット線リストア電位を供給 する電源電位降下回路（Voltage-Down-Converter：VDC）で構成される。この 他、電源回路部には、セルフリフレッシュ制御等に利用されるリングオシレータ やテスト制御回路等を含む場合もある。 システム LSI の微細化に伴い、システム LSI メモリの大容量化が進んでいる。これは同時に 電源電圧の低電圧化の律束が伴うが、システム LSI としてはより動作周波数の高周波数化が 要求されている。１−５） 本章では、これらシステム LSI の要求に対処する上記各部位における 高性能化手法について述べる。
２．２ DRAM メモリアレイ低電圧駆動技術
２．２．１ 昇圧センスグランド（Boosted Sense Ground：BSG）技術
（A）昇圧センスグラウンドの原理 DRAM において、メモリセルトランジスタ（MC-Tr）とメモリセルキャパシタの縮小化に支えら れたメモリセルサイズのスケーリングは、大容量化を達成してきた。しかし、同時に 0.25um デザ インルール領域以降の微細化において、求められる低電圧動作環境のもと、いくつかの問題 を伴ってきている。６−８） もっとも大きい問題として、非選択状態でのメモリセルトランジスタのサ ブスレッショルドリーク電流（I-leak）の増大である。これは、MC-Tr のチャネル長のスケーリン グとメモリセル直下の負電位である基板電位のシャロウ化により、相対的にメモリセルキャパシ タ直下の基板との接合部における逆接合リーク電流に対して大きくなり、この傾向は、DRAM メ モリアレイが非選択状態であり静的な状態にあり、接合リーク電流により蓄積電荷がリークする スタティックリテンションモードよりも、任意のワード線が選択され、センスアンプが活性化され、 ビット線の低電位側が GND レベルに振幅している状態において、MC-Tr のゲート-ソース間 電位関係が同電位になっている状態でのダイナミックリテンションモードにおけるリテンション 時間を劣化させる要因となる。 図２−２に示すようにこの他、ダイナミックリテンションモードを 悪化させる原因として、隣接メモリセルのキャパシタ直下の接合部と基板間における接合部の 逆接合リーク電流によるメモリセルキャパシタ蓄積電荷のリークや隣接メモリセルの活性領域 間に形成されている分離絶縁膜直下における分離リーク電流が存在し、これらは、スタティック リテンションモードにおいても劣化する原因となるが、後者に関しては、近年のトレンチ分離構 造の適用により大幅に改善されている。I-leak と接合リーク電流に関しては、DRAM への SOI 構造の適用により、一部改善される研究報告はある。９） SOI 構造に関しては基板コストが上昇術的にリーク電流（I-leak）を削減する Boosted-Sense-Ground（BSG）という技術を提案する。１０、 １１） BSG 手法においては、ビット線の低電位側の振幅レベル（VSI）を非選択ワード線電位レベ ル（GND レベル）より上昇させることにより、MC-Tr において、ワード線活性期間中のゲート-ソ ース間電位関係を負バイアス化することにより I-leak を減少させる。 図２−２に示す DRAM メモリセルのモデルにおいては、メモリセルトランジスタにおけるサブ スレッショルドリーク（①）、基板との接合リーク（②）、隣接メモリセルとの間の分離リーク（③）が あるが、近年の素子微細化により①のリーク電流が課題となっている。 メモリセルトランジスタ には、メモリセルへの高電位データの書き込みを容易にし、且つ、サブスレッショルドリーク電 流を低減する必要がある。 しかし、サブスレッショルドリーク（Ileak）については、図２-３にの DRAM メモリセルトランジス タのソースに対するゲート電位（Vgs）とドレイン電流（Id）の関係グラフで示すように、ゲート電位 依存性が大きく課題がある。メモリセル（ストレージノード：SN）に高電位データを書き込んだ後、 ワード線（WL）を非選択レベル（０V）にする。そして、ビット線（ＢＬ）がダイナミックに振幅し、低 電位側の振幅が 0V になった場合でのダイナミックリテンション状態を想定し、従来の方式では、 この状態はVgs＝0V であり、グラフの点 A の状態に相当する。そこで、高電位データの書き込 みマージン拡大や信頼性確保の為に、しきい値電圧を下げると、グラフの実線の関係から点 線①の状態に変わり、しきい値電圧は低減するが同時に、Vgs=0V の時の I-leak は点 A から点 B へと増加し、ダイナミックリテンション特性が悪化する。本方式ではビット線（BL）レベルがΔV WL BL Vcp Vｂｂ Vgs Vｂs メモリセルキャパシタ ビット線 N型拡散層 P型ウェル層 P型基板 電荷蓄積のない メモリセル 電荷蓄積のある メモリセル 分離絶縁膜 空乏層 ①サブスレッ ショルドリーク ②接合リーク ③分離リーク WL BL Vcp Vｂｂ Vgs Vｂs メモリセルキャパシタ ビット線 N型拡散層 P型ウェル層 P型基板 電荷蓄積のない メモリセル 電荷蓄積のある メモリセル 分離絶縁膜 空乏層 ①サブスレッ ショルドリーク ②接合リーク ③分離リーク 図２−２ DRAM メモリセルのモデル図
分 GND レベルより高いため、Vgs=-ΔV という負の電圧がかけられている状態に相当する。図２ -３のグラフ上では同じ実線であってもVgs=0V の点 A からVgs=-ΔV の点 D へ状態が変化した 事に相当し、プロセス変更でトランジスタのしきい値電圧を高くする事なく（図２−３中において 点線②への変化を発生させない）サブスレッショルドリークを減少させる効果がある。 （Ｂ）パラメータスケーリングとスケーリング律束 図２−４でさらに詳細に述べる。 従来ＤＲＡＭにおけるセンス／リストアアンプと接続され るビット線、代表される MC-Tr とメモリセルキャパシタを含むメモリセル、MC-Tr を活性化させ るワード線を示す。ビット線ペアは、Vcc レベルと GND レベルの間で振幅し、メモリセルキャパ シタには、Vcc レベルか GND レベルの電位が保持される。本メモリアレイにおいて、MC-Tr に ついては、次に示す 2 つのメインパラメータが存在する。まず、図２−４（ｂ）に示すようにダイナ ミックデータリテンションモードでのリテンション時間を十分に維持できるために I-leak を小さく 抑えることができるに十分に高い Vth が MC-Tr に要求される。これは、I-leak は、非活性期間 中の MC-Tr の Vth に大きく依存するからである。アクセス MC-Tr のゲート電極に供給される 高 Vpp レベルは、メモリセルキャパシタに十分に Vcc 電位を供給する為に必要である。（図２ −４(c)）そして、MC-Tr の Vth とチャネル抵抗のばらつきに因る影響が十分に回避されなけれ ばならない。 図２-３ セルトランジスタのVgsとId（サブスレッショルドリーク電流）
低電圧動作において一般的に、デバイスパラメータはスケーリング則に従って縮小されなけ ればならない。DRAM のメモリアレイ動作におけるパラメータは、MC-Tr に関して、Vth、Vpp、 そして Vbb は微細化とともにスケーリングされるべきであるが、実際のメモリアレイにおいては、 以下に示す数々の律束が存在する。 １）Vth の低下に伴い I-leak は増大し、ダイナミックデータリテンション時間を劣化させ る為、動作上のワースト条件での I-leak が一定値より小さい必要がある。（ここでは、 1fA 以下の I-leak が必要であると考える。） ２）Vbb レベルのスケーリングは同様に I-leak を増大させる為、I-leak を一定値以下に 保つ為の Vth が維持される為の Vbb を印加しなければならない。 ３）Vcc レベルデータの保持と高速データ転送は、Vpp レベルの供給されるゲート電極 電位と高電位側のビット線電位間の電位差で形成される十分な Vgs を得るための 高 Vpp レベルを必要とする。これは、メモリセルからの読み出しと書き込みに関し て共に一定の時間内に動作を完了させる必要が生じる。 図２−４ 従来DRAM アレイモデル
（a） （b） 図２−５ MC-Tr におけるしきい値と基板定数の関係 （a）Vcc=2.5V、Vbb=-1.5V、Vpp=4.0V の場合 （b）Vcc=1.7V、Vbb=-1.0V、Vpp=3.0V の場合 これらの傾向は、Vcc レベルが低減するにつれ厳しくなる。Vth と Vpp レベルは低減さ れにくく Vcc レベルと Vpp レベル間の電位差と Vcc レベルとの比は、大きくなる。図２−５ は、MC-Tr のバックバイアスが 0V 時の Vth（Vt0）と基板定数（K）の許容範囲を Vcc が 2.5V 時と 1.7V 時において示す。ここで K は Vth の Vbb 依存性である。他の状態は、Vcc のスケーリングに合わせて縮小されていることを前提とする。許容範囲の境界は、下記の ような条件で示されている。 １）ハッチング領域の下側は、80℃での I-leak が 1fA 以下であることで制限される。 （0.25µm レベルのチャネル長） ２）ハッチング領域の上側は、Vpp レベルのワード線がメモリセルキャパシタに Vcc の 90%レベルの電位を 10ns の間に転送できることで制限される。 ３）ハッチング領域の上側はさらにメモリセルキャパシタからビット線に高電位データ を 2ns 以下で転送することで制限される。 Vcc=1.7V の場合、許容範囲は、Vcc=2.5V の場合に比べ、狭くなる。これらのグラ フは MC-Tr のパラメータは、動作マージンを確保する為にスケーリングし難いこと を示している。VCC=1.7V の場合、許容領域は VCC=2.5V の場合に比べ狭くなり、 グラフは、MC-Tr が動作マージンを確保する為に、電圧スケーリングが困難なこと を示している。
図２−６ 許容範囲拡大手段 （a）従来手法 （b）本手法 従来手法では、図２−６(a)に示すように許容範囲の上側の制限を緩和するために、Vpp レ ベルを高くする、例えば、Vcc の 2 倍レベルから３倍レベルに変更し、トランジスタの駆動力を 増加させ、高速データ転送を実現する。しかし、この場合、MC-Tr に印加される電界が大きく なりゲート酸化膜の信頼性の確保が難しくなると同時に、高電位の Vpp 発生回路を必要とする。 Vpp レベルは通常チャージポンプ回路により発生されるが、高電位レベルの Vpp を供給する 為には、回路規模が増大しエリアペナルティが増加する。 本提案においては、図２−６(b)に 示すように許容範囲の下側の制限を緩和するアプローチを提案する。効果的な動作は、Vth の縮小で達成され、Vcc レベルの 2 倍以下にすることが可能になる Vpp レベルは、ゲート酸化 膜の信頼性問題も回避できる他、チャージポンプ回路を最低段数で構成できる。 I-leak 削減において、BSG 手法を図２−７(a)に示す。本手法において、低電位側ビット線振 幅レベル（Vsi レベル）は GND に接続される非選択ワード線の電位レベルよりも高い電位で制 限される。この状態において、MC-Tr のゲート電極とソースの間の Vgs は負バイアスとなる。こ れにより、I-leak は、大幅に削減され、加えて、Vsi レベルと Vbb レベルとの間に発生する実効 的な Vbb レベルが MC-Tr に印加されることで、より I-leak の削減が可能となる。従来手法での Vbb レベルが-1.0V である場合、BSG 手法においては、Vsi レベルを 0.2V 上昇させれば、Vbb レベルは-0.8V に設定することで実効的 Vbb レベルに維持でき、許容範囲を従来手法に比べ、 広げることができる。
２．２．２ 昇圧センスグランド技術の基本形
図２-８に示すように、BSG 電位発生回路はダイオード接続された NMOS トランジスタ（Tr1）、 センス活性化信号（SE）で制御される NMOS トランジスタ（Tr4）、パワーオン時に活性化する信 号（POR）で制御される NMOS トランジスタ（Tr1）、そして、参照電位（Vref）と BSG を比較する差
図２−７ BSG 手法
（a）回路図（b）許容範囲（Vcc=1.7V、Vsi=0.2V、Vbb=-0.8V、Vpp=3.0V)
動増幅器で制御される NMOS トランジスタ（Tr3）から構成されている。BSG 電位発生は NMOS トランジスタ（Tr2）により行われており、ゲートとドレインが共通であるダイオード接続により GND 電位より NMOS トランジスタ（Tr2）のしきい値電圧（Vth）分浮く事を基本としている。基本発生に 対してより確実な電位発生と制御のため Tr1、Tr3、Tr4 が付加されている。Tr1 は電源投入時 にパワーオンリセット信号（POR）が H レベルの時のみ ON し BSG ノードを電源投入前の GND （０V）レベルから引き上げる作用をする。Tr3 は参照電位（Vref＝0.5V）と実際の BSG 電位を差 動増幅器が比較した結果で制御される。 センス動作が開始され BSG ノードにセンスアンプの電荷が流れ込み BSG 電位が上昇した 時、もし、Vrefより高い場合、差動増幅器は H レベルを出力し、Tr3 を ON させ、上昇した BSG ノードの電位を引き抜き、レベルを下げようとする。また、その逆の場合は差動増幅器の出力 は L レベルで Tr3 は OFF 状態で、BSG 電位を保持するだけである。差動増幅器は貫通電流 による電流消費を伴うため、構成素子のチャネル幅を小さくし、貫通電流を低減させ、センス 動作が行われる期間、つまり、センス動作により必ず BSG ノードに流れ込んできた電荷を GND ノードに流し出し、BSG 電位の上昇を抑える働きをする Tr4 を追加した。Tr4 はセンス動作開始 と同時に立ちあがるワンショットパルス信号（SE）によって制御される。トランジスタサイズも大き くでき、BSG 電位が浮きあがるのと同時に GND に電荷を流しだし、電位の浮きを抑える。 シミュレーションに使用した回路は、ワード線の活性化により 4096 個のセンスアンプが一斉 に動作するアレイ構成とする。回路シミュレーションによるデータ読み出し時のビット線波形を 図２-９に示す。センス動作開始からビット線ペアの電位差が 1.0V に開くまでの時間は、従来 Word Line BL Pair Sense GND Conv . BSG Word Line BL Pair Sense GND Conv . BSG Word Line BL Pair Sense GND Conv . BSG Word Line BL Pair Sense GND Conv . BSG 図２-９ 回路シミュレーションによるセンス動作波形図 （BSG 方式 vs.従来方式）
の GND 方式より本 BSG 方式の方が 1.2ns 高速である事が確認できる。また、ビット線の開きの 割合をセンス開始後 4ns という時間で切ると、従来 GND 方式は電源電圧（2.0V）の 48%だった が、本 BSG 方式では 70%に達していた。以上、ビット線振幅 2.0V という条件では本 BSG 方式 の方が高速センス動作可能である事が証明された 本 BSG 回路を適応したデザインルール 0.5µm のテストチップのデータ保持特性を述べる。 図２-１０は高温 80℃でのポーズ（静的）リフレッシュ特性を示す。測定のデータとしては以下の ３つの条件を用意した。 ケース（１）：従来 GND 方式（Vbb=-1.5V） ケース（２）：本 BSG 方式 （Vbb=0V、Vbsg=0.5V、ケース（１）のセルトランジスタと同じしきい値電圧） ケース（３）：本 BSG 方式 （Vbb=0V、Vbsg=0.5V、（１）、（２）のセルトランジスタより低いしきい値電圧） ケース（２）ではVbsg（=0.5V）分 GND が浮き、セルへの蓄積電荷量が 3.3V 分から 2.8V 分ま で減少したにもかかわらず、第１不良ビット発生までの時間（データの寿命）はケース（１）より 1.5 倍長い。また、ケース（３）ではしきい値電圧を下げるためチャネル注入を薄くしたので、ケ ース（２）より 2 倍長い。よって、本 BSG 方式を用いてセルトランジスタのしきい値電圧を下げた ケース（３）は従来方式の従来セルトランジスタより 3 倍の長いデータ保持特性を持つ事が確認 できた。
２．２．３ 昇圧センスグランド技術の発展形（I-leak 一定型）
図２−１０ 0.5µm ルールデザインの実デバイスポーズ測定結果（Ａ）I-leak 一定型 BSG のコンセプト
図２−１１ I-leak の温度補償を行う本手法のアレイ駆動回路
図２−１２ 内部電源レベルの目標設定 （a）Vcc 依存性 （b）温度依存性
I-leak 削減において、BSG 手法を図２−１１(a)に示す。本手法において、低電位側ビット線 振幅レベル（Vsi レベル）は GND に接続される非選択ワード線の電位レベルよりも高い電位で 制限される。この状態において、MC-Tr のゲート電極とソースの間の Vgs は負バイアスとなる。 これにより、I-leak は、大幅に削減され、加えて、Vsi レベルと Vbb レベルとの間に発生する実 効的な Vbb レベルが MC-Tr に印加されることで、より I-leak の削減が可能となる。従来手法で の Vbb レベルが-1.0V である場合、BSG 手法においては、Vsi レベルを 0.2V 上昇させれば、 Vbb レベルは-0.8V に設定することで実効的 Vbb レベルに維持でき、許容範囲を従来手法に 比べ、広げることができる。 I-leak 一定化の為、BSG 手法で、広い範囲での温度領域において許容範囲を広げるために 各内部電源レベルを最適に設定する。図２−１１は、本手法における Vsi レベルを GND レベル より高い電位に設定する Vsi 発生回路と高電位側ビット線電位レベルを発生させる内部電源 電位降下回路（Voltage-Down-Converter:VDC）を用いたアレイドライビング技術を示す。活性 期間、センスアンプ回路におけるソース線は、Vsi に接続され、リストアアンプ回路におけるソ ース線は、Vci に接続される。これら、Vsi と Vci の電位は、基準電位、Vrefs 及び Vrefc の制御 で制御され、基板電位である Vbb 電位も同様に Vsi レベルに追随して変化する。
図２−１２は、低電源電位条件において、種々の動作条件のもと MC-Tr の I-leak を一定に 維持し、広い動作マージンを確保するための各内部電源電位の制御設定を示す。Vcc 電位 変化に対し、Vgs、Vbb、ビット線振幅は一定を維持されており、同じ動作マージンを確保する。
一方で、Vgs と Vbb は I-leak の温度依存性を抑える為に、温度に対して変化する。負バイアス の Vgs 変化は、高温において I-leak を小さくするために大きくする。Vgs 変化の為、Vsi レベル と Vbb レベルは、温度に対し正の依存性を有し、さらに、実効的な基板電位を一定にする関 係を維持しながら変化する。また、これらの変化は、メモリセルの接合部における接合リークを 増加させない。 図２−１３は、電源電位が、1.7V 動作における MC-Tr の非基板電位印加での Vth（Vth0）と 基板定数（K）を示す。下限は、80℃における I-leak=1fA で決まり、上限は、十分な高電位デ ータをメモリセルキャパシタからビット線に伝達する時間が 2ns 以内である条件で決まる。ハッ チング領域で示す許容範囲は、Vsi=0.2V の条件で、従来制御に比べ広くなり、温度補償回路 動作を組み込むことで Vt0=0.45V（@K=0.4）まで広がる。 図２−１４ 内部電源電位制御回路 （a）ブロック図 （b）回路図
（B）内部電源電位最適化に向けた回路技術
I-leak の温度依存性は、Vsi レベルの正の温度依存性と Vsi レベルと Vbb レベルの Vsi レベ ルに対応する制御により実現される。基準電位レベル（Vci レベルを発生させる Vrefｃ、Vsi レ ベルを発生させる Vrefs）は自動制御され、Vbb レベルは図２−１４に示すように Vbb レベルは 固定 I-leak を実現させる為に最適値に設定される。 定電流発生回路：定電流（Iref）を発生させ、各部に伝達する。 電流差発生回路：大きい正の温度依存性を示す電流差（Idif）を発生させ、Idif は Vsi レベルの正温度依存性の発生に使用される。
基準電位発生回路：Iref と Idif を利用して Vci レベルと Vsi レベルを発生させる為の 2 個の基準電位（Vrefc と Vrefs）を発生させる。
Vbb レベル検出回路：Iref と Vbb 発生回路に基づき Vsi レベルに呼応する Vbb レベ ルを発生させる。
図２−１５ 回路構成
図２−１５（a）に示すように定電流発生回路において、NMOS トランジスタ（N1 と N2）は弱反 転領域動作を行う。「１２」トランジスタ N1 を流れる電流（In）はΔV/R で与えられる。ここで、ΔV は N2 の Vgs と N1 の Vgs の差電圧であり、絶対温度に比例し、次式で与えられる。 低電圧動作において、カレントミラー回路のスタック構成による Vcc 依存性軽減が適用困難 であり、トランジスタ N1、N2、P3、P4 で形成されるフィードバックループは、チャネル長変調効 果の影響を受ける為、Vcc 依存性が大きくなる。この為、PMOS トランジスタ P5 を挿入し、線形 領域で動作させることにより負の Vcc 依存性を持たせ、これにより発生される Iref の Vcc 依存 性を相殺する。さらに、Iref1 は、ΔV が絶対温度比例する為、正の温度依存性を有する。3 個 のトランジスタからなるスタートアップ回路は、電源投入時や電源バンプ発生時に定電流発生 回路がデッドロックすることを防止する。 電流差発生回路は Vth の異なる２種類の MOS トランジスタ、メモリセルトランジスタ（N7）と 通常トランジスタ（N6）を含む。電流差（Idif）は、Iref とダイオード接続された N6 を流れる Icell の差で表現される。N7 と N6 のチャネルサイズは、室温付近で基準電位レベルが Iref のみで 決まるように Idif=0 になるように設定されている。高温において、Icell は Iref より小さくなり、N7 の Vth 低下が N6 の低下に対し大きい為、Idif は大きくなる。
図２−１５（b）に基準電位発生回路を示す。Vrefs は低電位側のビット線振幅電位を示し、 I-leak の依存性に適応する為、正であり比較的大きな温度依存性を必要とする。Vrefs は、Iref、 Idif、Vbb 電位がゲートに入力される MOS トランジスタのチャネル抵抗 Rp1 を利用して発生さ れる。Vrefs は Iref と Idif が流入する Rp2 の両端に発生される電位で表現される。ビット線振幅 は Vrefc と Vrefs の電位で決まり、Iref、Vtp、Rp2 の関係で決まる。ここで、Vtp は PMOS トラン ジスタのしきい値であり、Rp2 はダイオード接続される PMOS トランジスタ P8 の抵抗である。 I-leak 一定の為 Iref と Rp2 により生成される正の依存性は、Vtp が有する負の依存性を相殺す る。Vrefc と Vrefs の電位は下記のように与えられる。
図２−１７ 分散型BSG 手法 （a）アレイ回路図 （b）DMS 動作波形 （C）分散型 BSG（Distributed BSG）システム 十分な内部電位制御特性と効果的なパラメータスケーリングを実現する為に、センスアン プ動作時とコラムアクセス時に発生する Vsi 電源配線内を流れる大電流かつスパイク電流的な 動作電流により引き起こされる Vsi レベルのバウンシングを低減させる必要がある。 図２−１７（a）にセンスアンプ動作に GND 供給を用いる本提案の分散型 BSG（DBSG）手法 を示す。本手法の基本は、ビット線振幅電位のオーバードライブによる書き換えである。１３、１４） メモリアレイは、複数のメモリアレイに分割され、アレイ駆動回路が個々のメモリアレイに配置さ れる。各メモリアレイブロック横に配置される各 DBSG ユニットには、比較器とスイッチが含まれ ており、センスドライブ線（SN）と GND を切り替え、センスアンプ動作時の電流放電パスを切り 替える。比較器は、Vrefs レベルと SN レベルを比較し、放電パスを切り替えるためのスイッチ信 号 SW を発生する。Vsi レベルは、Vsi レベルと Vrefs レベルを比較して、安定的に Vsi レベル を Vrefs レベルと同電位に設定するために常時活性化されている共有 Vsi 発生回路により発 生される。
ここで、デュアルモードセンシング（DMS）手法が DBSG 手法に適用され、センスアンプ動 作時における Vsi レベルのバウンシングを低減している。これは、オーバードライブ効果による
センスアンプ動作の高速化とセンスアンプ動作後の低電位側ビット線の安定に効果を有する。 DMS 動作について、図２−１７（b）に動作波形を示す。 図２−１８ 基準電位特性 （a）Vcc 依存性 （b）基準電位レベルのばらつき （c）基準電位発生回路部写真
（D）特性と実験結果
テストデバイスの基準電位レベル（Vrefc と Vrefs）の Vcc 依存性を図２−１８（a）に示す。 Vrefc=1.7V、Vrefs=0.2V が室温で得られ、PMOS トランジスタ抵抗の挿入により、Vrefc レベル は 20mV/V、Vrefs レベルは 10mV/V の Vcc 依存性に抑えられ、ビット線振幅レベルは 1.5V に維持される。図２−１８（b）は、8 インチウェハ上に配置された 40 個の図２−１８（c）に示す写 真のようなテストデバイスにおける Vrefc レベルと Vrefs レベルのばらつきを示す。レベル調整 を行わない状態で 30mV 程度のばらつきに抑えられている。
図２−１９に一定の I-leak 特性を実現する内部電源電位特性を示す。2mV/deg.と 3mV/deg. の温度係数範囲の Vsi レベル変動に対し、室温レベルで-0.8V に設定された Vbb レベルの温 度依存性を示す。3mV/deg.の特性を示す Vsi レベルは、高温での接合リーク電流が I-leak に 比べ大きくなる。（I-leak は、Vsi レベルの変化によるメモリセルトランジスタの Vgs に印加される 負バイアスと Vsi レベルと Vbb レベルの間で決まる実効的 Vbb による基板効果で補償される。） 逆に 2mV/deg.の特性を示す Vsi レベルは、I-leak 補償ができ、実効的 Vbb レベルが小さくな り、メモリセルの接合リーク電流の高温での増大が抑えられる境界を示す。本実験では、 2.5mV/deg.の Vsi レベル変化特性と 4.5mV/deg.の Vbb レベル変化特性は、0℃から 120℃の 範囲における I-leak 一定を達成する。また、Vci レベルはＶｓｉレベルの温度依存性と同等の変 化を示す。
図２−２０に 80℃におけるメモリセルのリテンション特性を示す。メモリセルリテンション時間 はワード線のディスターブによるダイナミックリテンション時間で律束される。MC-Tr のしきい値 は約 0.85V（室温）に設定された従来仕様に比べ、BSG 手法を適用した場合、ダイナミックリテ ンション時間は伸び、さらに温度補償回路を備える、Vsi レベルの安定手法を備えることで、よ り改善することができる。
２．３ メモリアレイ低電圧高速化技術
２．３．１ コラムデコードセンス（Column Decoded Sensing：CDS）方式
ゲート酸化膜の薄膜化と共に進む低電圧化に伴い、従来型のメモリアレイでは、メモリセル から読み出した微小信号を増幅させるセンスアンプ回路の動作において遅延が生じる。（後 述）これは、DRAM が 1/2-Vcc ビット線プリチャージ方式を適用している為、より低電圧化の影 響を受け、また、同時に多数個のセンスアンプ動作により大電流がセンスアンプのソース線に 集中しソース電位（Vsi）が一時的にバウンスし、センスアンプ回路に印加される電源電圧が圧 縮されることも影響する。 Vsi レベルのバウンスは、コラムアクセス時にも大きな影響を受ける。 コラムデコードセンシング手法（Column Decoded Sensing：CDS）がコラム選択線構成に適用さ れる。１５） 図２−２１（a）のように選択されたこコラムアドレスに対して、配線負荷の電位を上昇 させるための電流が I/O 線から付加型センスアンプを介して GND に効果的に流れ、Vsi レベ ルのバウンスを防ぐことができる。 メモリアレイは、2 種類のセンスアンプを含む（DMS の為の SW で制御されるセンスアンプと CDS 手法におけるブロック選択信号（BS）とコラム選択信号 （CSL）で制御されるセンスアンプ） DMS のセンスアンプソースノードは SN 信号線に接続され、 図２−２０ メモリセルリテンション特性
と CDS のセンスアンプソースノードは GND 配線に接続される。
図 2-21（b）は、コラムアクセス時に CDS 手法を用いた場合のシミュレーション波形を示す。 ここで、Vci=1.7V、Vsi=0.2V、IO 線の負荷容量は 5PF、プリチャージレベルは 1.3V の想定であ る。CSL 活性化時に、選択ビット線ペアの低電位側のビット線が IO 線と接続されると IO 線から の放電電荷が Vsi 線電位を局所的に上昇させ、IO 線へのデータの伝達を遅らせる結果となる。 CDS 手法によれば、IO 線からの放電電荷のうち Vsi 線への放電電荷量を削減し、Vsi レベル のバウンスを削減する為に、GND に放電させることで、2ns 程度の高速化を得ている。 図２−２１（c）は、CDS 手法におけるサークルゲートを用いたセンスアンプ部のレイアウト及 び SEM 写真を示す。2 種類のセンスアンプにおけるセンスドライバが分散的に 2 ビット線ペア 毎に配置されている。センスドライバを構成するトランジスタのゲート電極は、BS と CSL に接続 され、各々はシリアル接続されている。 ここで、同一 CSL に 2 種類のセンスアンプが接続され ることで、CSL の負荷容量となるゲート容量が増大し、CSL 活性化における遅延時間が増大す ることが懸念されるが、ブロック分割毎で制御されるゲートを有するトランジスタがソース側に配 置されていることで、非選択ブロックにおける CSL 活性化時、図（d）中のノードＡ電位が CSL 活性化に同期して上昇し、CSL が接続するトランジスタのゲート容量が軽減され、CDS 動作に おける CSL 活性化遅延の増大を回避する。また、2 種類のセンスアンプの各々のドレインノー 図２−２１ CDS 手法 （a）アレイ回路 （b）コラムアクセス時動作波形
ド（SNA、SNB）は図（c）中レイアウトに示すように活性層を通じて高抵抗で短絡されており、セ ンスアンプ非活性化時の 1/2-Vcc レベルへのプリチャージ／イコライズを容易にしている。本 CDS 手法における付加的トランジスタである BS と CSL がゲート電極に接続するトランジスタの エリアペナルティは 256M ビットの DRAM レベルで 1%以下である。
２．３．２ ウェルドライブセンスと基板電位制御技術
２０，２１） （A）従来の 1/2-VCC ビット線プリチャージ方式 DRAM の低電圧動作化要求には、種々の回路技術が適用されている。また、同時に 従来の回路技術の中で特に 1/2-VCC ビット線プリチャージ方式はその有用性から継続 的に適用されているが、低電圧動作に対し課題を有している。１６,１７） 本研究では、セ ンス動作、イコライズ動作におけるMOS トランジスタが受ける基板効果、チャネル長 のばらつき、リーク電流問題の障壁について言及する。 さらに、これに対し1/2-VCC ビット線プリチャージ方式に基づいたウェル同期型センシング/イコライジング手法を 提案する。５） 本方式は、DRAM メモリアレイの駆動について、基板効果を軽減し、 ショートチャネル効果を軽減し、リーク電流を削減する。センス/リストア回路とイコ ライズ回路は1.0V の低電源電圧下でも正常に動作する。従って、高速性、低消費電流 性を維持しながらしきい値の決定を容易にする。 図２−２２ センスアンプと動作波形 （a）センスアンプ構成 （b）動作波形図２−２２（a）は、1/2-VCC ビット線プリチャージ方式を用いた、センス/リストアアンプとイコ ライザを含む DRAM メモリアレイ構成を示し、図２−２２（b）は、動作波形を示す。センスアンプ は N チャネル MOS トランジスタで構成され（Nch-SA）、イコライザとともに GND レベルに電位 固定された P ウェル上（GND-well）に形成されており、P チャネル MOS トランジスタで構成され るリストアアンプ（Pch-RA）は VCC に電位固定された N ウェル上に形成されている。 本手法において、ビット線は 1/2-VCC レベルにプリチャージされ、相補ビットペア電位はリ ード動作前までイコライザにより等電位にイコライズされている。（イコライズ期間）ワード線活性 化からワード線が昇圧電位（Vpp）に変化した後のメモリセルからビット線に読み出された初期リ ード出力電位は、非常に小さく（ΔV=100∼150mV）、これらの電位情報は CMOS クロスカップ ル型インバータで構成されるセンス/リストアアンプに伝達される。この初期リード出力電位は、 センス信号（S0）の活性化によりセンスアンプにより増幅され、（センス動作）、リストア信号 （/S0）の活性化により相補ビット線ペア電位は VCC レベルと GND レベルに増幅され、メモリセ ルのキャパシタ電位は VCC レベルにリストアされる。 本方式は幾つかの有利性を持つ。 １）メモリアレイノイズの最小化：本方式はフォールデッド-ビット線構成とあいまってワ ード線活性時の寄生容量によるカップリングノイズや基板ノイズ等を相補ビット線 図２−２３ センスアンプモデル
ペアにコモンノイズとして与える。１９） ２）ダミーメモリセルの不要化：相補ビット線ペアは、相互にリファレンス電位レベルとリ ード出力電位とに割り当てられ、リファレンス電位が 1/2-VCC レベルとなる為、リ ード時のダミーメモリセルが不要となる。 ３）フル VCC リストア動作：CMOS ラッチは、ビット線の電位レベルをフル振幅させるこ とができ、メモリセル内のキャパシタの電位のリストアが可能である。 ４）低消費電力：ビット線のプルアップ／プルダウンは、1/2-VCC の振幅しかされない 為、ビット線の充放電電流は小さい。 しかしながら、NMOS トランジスタで構成されるセンスアンプとイコライズ回路に関して、従来 の 1/2-VCC プリチャージ方式は、低電圧条件下において、次のような深刻な問題を有する （PMOS トランジスタで構成されるリストアアンプについても同様の事が懸念される。） １）センシング遅延：図２−２３はセンスアンプの構成図と動作波形について示す図で ある。第 1 ステージにおいてワード線が活性化され、メモリセル信号がビット線（BL、 /BL）を介して、センスアンプに伝達された後、センシング信号（S0）を活性化させ、 センスドライブライン（SN）の電位を徐々に低下させる。センシング動作は、図 2− ２３（a）で示すように、電位の変化しないリファレンス側のビット線（/BL）と SN ノード の電位差が NMOS センスアンプのしきい値（Vth）よりも大きくなるとスタートする。 しかし、NMOS センスアンプを構成するクロスカップル接続された NMOS トランジス 図２−２４ イコライズ回路モデル
図２−２５ センスアンプ回路中のリーク電流パス タの Vth は、SN ノードと GND に接地されたウェル電位との電位差が実効的基板 バイアス（VBB(eff)）を印加することになり、基板バイアス効果により、Vth が上昇す る。従って、センスアンプトランジスタを流れるセンシング電流が小さくなり、センシ ング動作開始点が遅延し、センシング動作が遅くなる。 ２）イコライズマージンの不足：イコライズ期間において、ビット線は、1/2-Vcc レベルに プリチャージされる。この動作は、主に、相補ビット線（ＢＬ、/ＢＬ）を短絡する NMOS トランジスタの活性化により実行される。イコライズ動作の最終期間におい ては、低電位側のビット線電位が 1/2-Vcc レベル付近まで上昇している為、実効 的 Vbb（Vbb(eff)）はＢＬとウェル電位であるＧＮＤレベルとの間の電位差が大きくな り、NMOS トランジスタのしきい値（Vth）は基板効果を受けて上昇する。この結果、 ＢＬと/ＢＬ間の電位差が小さくなる事も併せて、イコライズを実行するＮＭＯＳトラ ンジスタを流れるイコライズ電流は、非常に小さくなり、イコライズが遅れる。（図２ −２４） ３）活性期間中のリーク電流増加：センス／リストア速度、イコライズ速度を高速化維持 する為に、アレイ回路内のトランジスタの Vth を低く設定すると、活性期間中（相補 ビット線であるＢＬ、/ＢＬが Vcc レベルと GND レベルにフルスイングしている状態） のリーク電流が増大する。構成トランジスタのソース／ドレイン間の電位差が最大 で、Vbb(eff)が最小になる状態で、リーク電流の増大を引き起こす。この傾向は、 MOS トランジスタの短チャネル側で顕著となり 3 種類のリーク電流パスが図２−２５ に示すように存在する。 ４）チャネル長ばらつきとセンスアンプアンバランス：0.25µm デザインルールもしくはそ
れ以上のスケーリングされたメモリアレイにおいては、ショートチャネル効果の影 響を受け易く、図２−２６に示すように基板効果の影響が大き。１８） P 型ウェルに 負電位をバイアスする事に関してより深いレベルの負電位において、短チャネル 領域では、基板効果が大きいとともに、MOS トランジスタの Vth が低下する。この 結果、チャネル長の仕上がりばらつきにより、MOS トランジスタの駆動能力が大き く変動させられる為、クロスカップル接続構成の MOS トランジスタの間における駆 動能力差が大きくなり、センスアンプアンバランスは大きくなる。 図２−２６ チャネル長としきい値 図２−２７ 基本原理
（B）ウェル-シンクロ-センス/イコライズ手法の基本原理 ウェル-シンクロ-センス/イコライズは、図２−２７(b)(c)に示すように 2 つの原理を含む。 (1)センスアンプを構成するトランジスタのソースとウェル電位は、センシング動作中、リ ストア動作中、イコライズ動作中（図２−２７(b)）に等しくなるように短絡される。これ により、センスアンプは、基板効果の影響を受けることなく動作が可能である。 (2)センスアンプの活性状態保持中（図２−２７(c)）、負バイアスはウェルに印加される。 これにより構成素子であるトランジスタのしきい値（Vth）が上昇し、サブスレッショ ルドリーク電流が減少する。 図２−２８は、MeV イオン注入により形成されたトリプルウェル構造を用いたウェル-シンクロ-センシング-イコライズ回路とウェル／ソース電位を上記 2 原理に基づいて駆動する制御回路 を示す。 P 型ウェル（Vwp）の電位及び N 型ウェル（Vwn）の電位は、NAND/ NOR 論理、レベ ル変換回路を含む遅延回路により独立的に制御される。P 型ウェルセンスドライブ線（SN）と負 電位（Vbb）に選択的に短絡され、N 型ウェルは、リストアドライブ線（SP）と昇圧電位（Vpp）に選 択的に短絡されることができる。 図２−２８ ウェルシンクロセンシング-イコライズ回路
図２−２９は、本手法の動作波形を示す。ワード線活性化以前、CMOS ラッチをリセットしてビ ット線を等しい電位にするために、ビット線、SN、SP のノードはイコライズされ、1/2-Vcc 電位に 設定されている。そして、P 型ウェルが SN に短絡され、N 型ウェルが SP に短絡されることにより、 Vwp と Vwn もやはりトタンジスタソース電位と等しくなり、1/2-Vcc 電位に設定される。これらの 動作設定から、BL と／BL の初期電位差（ΔV）はワード線活性化後、メモリセルに蓄積されて いる電荷により微小振幅を得、センス活性化信号（S0、／S0）の活性化前に維持される。この 時、センスアンプ／リストアアンプ中のトランジスタドレインとウェル間に形成される PN 接合は 弱い順方向バイアスを形成する。これらは、MOS トランジスタのサブスレッショルドリーク電流を 招き、BL、／BL の初期電位差を小さくするチャージロスを発生させるが、ΔV は、PN 接合のビ ルトインポテンシャルと MOS トランジスタのしきい値に比べ十分に小さく、実際に初期電位差を 維持している 3∼5ns の期間では実質的に問題とはならない。 センス／リストア期間、NMOS 構成のセンスアンプ、PMOS 構成のリストアアンプを活性化さ せ、初期電位差をセンスして、SN レベルは 1/2-Vcc レベルから GND レベルに駆動される。ま た、SP レベルは、1/2-Vcc レベルから Vcc レベルに駆動される。また、P 型ウェルと SN は短絡 されている為、Vwp は SN と同期して、1/2-Vcc レベルから GND レベルに変化し、N 型ウェル は、SP と短絡されている為、Vwn は SP と同期して、1/2-Vcc レベルから Vcc レベルに変化す 図２−２９ 動作波形
る。NMOS センスアンプと PMOS リストアアンプを構成するトランジスタには、実効的 Nbb （Vbb(eff)）が 0V となり、基板バイアスが印加されていない為、高速センス／リストア動作が可能 となる。さらには、MOS トランジスタは、短チャネル長にもかかわらず、センシティビティを維持 できる。 センス／リストア動作後、BL、／BL はフルスイング状態（Vcc、GND）となる。その後、Vwp は GND レベルよりも低い負電位（Vbb）レベルに駆動され、Vwn レベルは Vcc レベルよりも高い昇 圧電位（Vpp）レベルに駆動される。Vwp は SN から電気的に分離され、Vwn は SP から電気的 に分離される。この期間、センス回路、リストア回路、イコライズ回路を構成する MOS トランジス タのサブスレッショルドリーク電流は、実効的な負バイアス（Vbb(eff)）の印加によりしきい値が上 昇し、減少する。 イコライズ期間、BL、／BL は、1/2-Vcc レベルにイコライズされ、プリチャージされる。P 型ウ ェルは SN に短絡され、N 型ウェルは SP に短絡される。Vwp と Vwn は、SN と SP に同期しなが らイコライズされ、1/2-Vcc レベルに設定される。この時、低電位側のビット線が接続するトラン ジスタのソース電位とウェル電位が同電位の為、イコライズトランジスタは基板効果の影響を回 避でき、イコライズ動作期間全般わたりイコライズ電流を多く流すことができる。 （C）ウェルプリチャージ電位制御 図２−３０ ウェルプリチャージ電位制御
初期電位差期間におけるトランジスタドレインとウェル間のＰＮ接合の順方向化を回避すると ともにウェル電位駆動時の電流消費を削減する為に、図２−３０のようなウェルプリチャージ方 式を提案する。本方式においては、基準電位発生回路にて 2 種類の基準電位を発生させる、 ｜1/2-Vcc｜-Vthn と｜1/2-Vcc｜+Vthp のレベルである。（Vthn と Vthp はそれぞれ NMOS トランジスタと PMOS トランジスタのしきい値である）Ｓ0 と/Ｓ0 が活性化されているセンス期間、 比較器Ａは、基準電位レベルとＳＰの電位を比較し、比較器Ｂは、基準電位レベルとＳＮの電 位を比較する。イコライザ（EQ）は SN、SP と Vwp、Vwn のイコライズレベルを制御する。ダイオ ード接続されたトランジスタがイコライズノードとウェルの間に挿入され、イコライズ期間、Vwp は ｜1/2-Vcc｜-Vthn レベルに設定され、Vwn は、｜1/2-Vcc｜+Vthp レベルに設定される。 図２−３１は、タイミング制御と動作波形を示す。ワード線活性化前、P 型ウェルは SN に短絡 され、N 型ウェルは SP にダイオード接続トランジスタを介して短絡される為、Vwp は｜1/2-Vcc ｜-Vthn レベルに設定され、Vwn は、｜1/2-Vcc｜+Vthp レベルに設定される。ワード線活性 化後、センスアンプ／リストアアンプ中のトランジスタドレインとウェルの間に形成される PN 接合 は、順方向にならないことで、PN 接合と MOS トランジスタのサブスレッショルドリーク電流による 図２−３１ 動作波形
チャージロスの発生は回避される。 センス／リストア期間、SN は 1/2-Vcc レベルから GND レベルに駆動され、SP は 1/2-Vcc レ ベルから Vcc レベルに駆動される。P 型ウェルの電位は、SN が P 型ウェルの電位よりも低くな るまで維持される。その後、P 型ウェルと N 型ウェルは比較器の出力信号（X）により短絡される。 P 型ウェルは、SN レベルに同期して GND レベルに達する。遅延回路出力が活性化されると P 型ウェルは SN から分離され、Vbb 発生回路と短絡され、Vbb レベルに変化する。N 型ウェルの 動作は、P 方ウェルのこれら同様の動作を行う。これらの制御により、センスアンプ／リストアア ンプは、SN、SP とウェル短絡後は、基板効果の影響を受けない。 イコライズ期間中、Ｐ型ウェルはＳＮに、Ｎ型ウェルはＳＰにそれぞれダイオード接続トランジ スタを介して短絡される。Vwp と Vwn はそれぞれ対応するプリチャージ電位に設定される。トラ ンジスタソースとウェル間の電位は小さく、基板効果は非常に小さい。 本手法は、ウェル駆動電流を必要とする。この電流はセンス／リストア時のビット線充放電電 流の 5∼10％程度となる。これは、ウェルの総容量がビット線容量の約 10％程度となるからで ある。（1 本あたりのビット線容量は 256ＭビットクラスのＤＲＡＭで約 150fF 程度である） （D）センス／リストア及びイコライズ動作の検証 ウェル−シンクロ−センス/イコライズ手法について、ＭＯＳトランジスタのしきい値と基板定数 （Ｋ）及びサブスレッショルドリーク電流を決定するメインパラメータとなるチャネル濃度（Na）に 注目して検証する。図２−３２は、センスアンプを構成するＮチャネルＭＯＳトランジスタの Na と Vcc に関して許容領域（ハッチング領域）を示した。許容領域境界の条件として、以下の設定 を用いた。 (1)許容領域の上側は、センス期間において、S0、/S0 活性化後のセンス速度が 10ns の境界を示す。（BL、/BL 間が Vcc レベルの 60％まで増幅された状態） (2) 許容領域の上側は、イコライズ期間の終了期において、10mV のビット線（BL、 /BL）電位差に収束した場合にイコライズ電流が 10uA 確保できている限界で 制限される。 (3)許容領域の下側は、センスアンプ回路が活性化期間中に、図 4 に示すカレント パスを介して流れるリーク電流の総量が 1mA を超えない範囲で制限される。 （256M ビット DRAM レベルでは、約 16000 個のセンスアンプが同時に活性化 されている。） シミュレーションの前提条件としては、この他、メモリセル容量（Cs）=30fF、ビット線容量 （Cb）=150fF、ビット線抵抗（Rb）=10Ω/□（Wsi 想定）、センス／リストアアンプ回路及びイコライ ズ回路中のトランジスタチャネル幅は 4um、基板電位（Vbb）は 1/3-Vcc とした。
図２−３３ 図２−３２(a)は、ウェル電位を GND レベルと設定した場合を示し、リーク電流低減のために 高い Na が要求され、Vcc レベルが 1V 付近で実効的に有効な動作が期待できなくなる。他方、 図２−３２(b)のように P 型ウェルを Vbb の負電位に設定する手法があり、この場合には、リーク 電流が抑えられ、GND レベルに設定した場合に比べ、低 Na の要求になるが、低 Vcc 領域で は、センス速度やイコライズ速度の遅延が顕著になる。図２−３２(c)は、本手法における許容 領域を示す。従来手法に比べ、高い Na においても基板効果の影響を受けない為、高速なセ ンス動作、イコライズ動作が得られ、広い Vcc 範囲で効果的な動作が得られ、許容領域は十 分に広がり、Vcc レベルが 1V 以下でも有効に動作する。 図２−３２ 許容領域 （a）GND ウェル （b）Vbb ウェル （c）本研究
図２−３２(c)は、本手法における許容領域を示す。従来手法に比べ、高い Na においても基 板効果の影響を受けない為、高速なセンス動作、イコライズ動作が得られ、広い Vcc 範囲で効 果的な動作が得られ、許容領域は十分に広がり、Vcc レベルが 1V 以下でも有効に動作する。 図２−３２(c)は、本手法における許容領域を示す。従来手法に比べ、高い Na においても基 板効果の影響を受けない為、高速なセンス動作、イコライズ動作が得られ、広い Vcc 範囲で効 果的な動作が得られ、許容領域は十分に広がり、Vcc レベルが 1V 以下でも有効に動作する。 図２−３３(a)は、チャージシェアリングファクター（F）とチャネル長（L)の関係を示し、図２−３ ３(b)は、センス動作の初期に F と L の影響を受けるしきい値（Vth）について示す[12]。従来手 法の場合、F と Vth は L の減少に伴い著しく低下する。この影響は大きな基板効果として見ら れる。L のばらつきに対するセンスアンプ回路のオフセットの影響が大きくなる為、ショートチャ ネル長の MOS トランジスタをセンスアンプ回路に使用することが難しくなる。本手法において は、基板効果の影響を受けない為、F と Vth は、L に僅かに依存するのみであり、短チャネル 長の MOS トランジスタをセンスアンプに適用することが可能となり、より高速にセンスすることが 可能となる。 図２−３４は、センス速度とイコライズ速度を比較する。センス速度は SN と SP が活性化され た後、ビット線ペアの振幅が 60%-Vcc に振幅するまでで表現する。イコライズ速度は、EQ が活 性化されてから BL、/BL の電位差が 10mV 以下になるまでの時間で表現する。本方式によれ ば、2V-Vcc∼1V-Vcc までの広い範囲で、センス速度、イコライズ速度が高速を維持でき、 1V-Vcc 以下でも有効に動作可能である。 図２−３３ チャージシェアリングファクター（F）とチャネル長（L)の関係
（E）実験結果 図２−３５(a)と(b)は本手法を検証するためのテストデバイスの写真及び回路図を示す。本 テストデバイスは、128 個のメモリセルが接続されるビット線、センスアンプ、0.5um ルールデザ インでレイアウトされた制御回路を含み、MeV イオン注入プロセス形成されたトリプルウェルプ 図２−３４ センス速度とイコライズ速度 図２−３５ テストデバイスの写真及び回路図 （a）写真 （b）回路図 （c）断面図
ロセスで構成されている。メモリセル容量（Cs）は約 25fF、ビット線容量（Cb）は約 250fF である。 図２−３５(c）は、本形成法でのテストデバイス断面図を示す。NMOS トランジスタで構成さ れるセンスアンプ（Nch-SA）とイコライザは N 型ウェルと N 型のボトムウェルにより、P 型基板か ら分離された P 型ウェル上に形成され、PMOS トランジスタで構成されるリストアアンプ （Pch-RA）は N 型ウェル上に形成される。この構成は、P 型ウェルと P 型基板を分離するための N 型ウェルの領域を必要とするが、MeV イオン注入法による浅いウェル（シャロウウェル）の形 成により約 2um 程度の幅で形成されている。この N 型ウェルの形成による面積増大について は、256M ビット DRAM レベルで 0.5%以下になり非常に小さい。 図２−３６ ビット線波形 （a）従来 （b）GND-well （c）本手法
ビット線波形をオシロスコープでモニタすることは、非常に小さいレベルのアナログ信号故 に難しい。そこで、Focused-Ion-Beam（FIB）装置にて、表面の酸化膜を除去し、センスアンプ 内部のメタル配線層を露出させた状態で、Electron-Beam（EB）テスタにて観測した。図２−３６ は、観測された 3 種類のウェル状態によるセンスドライブ線（SN）とビット線（BL）の波形を示す。 この時、SN レベルは、1/2-Vcc レベルから GND レベルまで約 5ns で駆動されている。本手法 を用いた場合、センス動作は正常に行われ、BL 電位は、GND レベルに高速に到達している。 GND レベルに固定されたウェルの場合、センス信号の活性化から GND レベル付近までのロウ レベル側の BL の振幅に関しては 25ns 程度必要とする。また、Vbb レベルに固定されたウェル の場合、25ns の期間では GND レベルに到達できない。本手法においては、GND レベル固定、 Vbb レベル固定に比べて高速に振幅が可能となる。 図２−３７は、1.0V Vcc レベルにおけるワーストケースにおけるセンスアンプ感度の比較を 示す。これらは、センス活性化信号の活性化後 10ns 経過後におけるビット線ペア（高電位側と 低電位側それぞれに振幅したビット線）の電位レベルで表現する。初期は、高電位側のビット 線は 1/2-Vcc レベルである 500mV に設定され、低電位側のビット線は、1/2-Vcc レベルよりも 初期振幅分だけ低い電位に設定されている。GND レベルに固定されているウェルの場合、セ ンスアンプを構成するトランジスタの駆動能力が小さい為、十分に GND レベルまで振幅されな い。センス動作により、Vcc レベルへの振幅を維持しなければならない高電位側のビット線は、 初期振幅が小さくなるに伴い、低電位側のビット線と同様に引き落とされ、初期振幅が 50mV 以下になると誤動作に至る可能性が高くなる。本提案による手法によれば、ウェル電位を駆動 図２−３７ センスアンプ感度の比較
する影響を受けることなく、ビット線ペアは、大きく振幅できる。
２．３．３ 可変型メモリマトリクスと I/O 分離構成技術
（A） 可変型メモリマトリクス（Stretchable Memory Matrix）
図２−３８ DRAM メモリマトリクス
DRAM においては、揮発性メモリの為、データを保持するためには一定時間内にデータ をリフレッシュする必要がある。従来の DRAM メモリアレイはこの律束により制限され、 多数個のセンスアンプの配置を必要とし、リフレッシュ動作時にはそれらが同時に動作す る為、大電流の消費が発生する他、ピーク電流によりノイズを発生することが懸念される。 図２−３８は、従来方式と多値アドレス方式により多重分割されたメモリセルアレイの状 態を示す略図である。16M ビットレベルのメモリの場合、従来型は X アドレス、Y アドレ スが各々12 個である為、メモリセルアレイは 4096ｘ4096 の正方形を形成し、1 本のワー ド線が選択されることにより4096 個のメモリセルが動作することとなる。13X/11Y の比で あれば2048 個のメモリセルが動作することとなり活性化エリアは従来の１／2 となる。同 様に、14X/10Y の比であれば 1024 個のメモリセルが動作することとなり活性化エリアは従 来の1/4 になり、さらに 15X/9Y の比であれば 512 個のメモリセルが動作し活性化エリアは 1/8 となる。X アドレスの増加によりアレイ分割構成の多重化度が大きくなり、アレイ電流 低減に寄与できる。このアレイ構成を可変型メモリマトリクス（STretchable Memory Matrix)と呼び、本構成をとる DRAM を STDRAM と呼ぶ。２０,２１）
（B） 16M-STDRAM のアレイ構成
第２−３９図に可変型アレイ構成を用いた16Mb-STDRAM の構成を示す。 全体はワー ドドライバとセンスアンプで区切られた32k ビット（256 ワード線と 128 ビット線ペア）
の最小サブアレイに分割され、15X/9Y のアドレス比の場合、4 サブアレイ（128k ビット） が同時に活性化され、1/128 分割動作となる。また、本多重分割アレイ構成には、レイアウ トのエリアペナルティを考慮すると、グローバルロウデコーダ、ローカルロウデコーダ、 ワードドライバで構成される階層ワード線構成が適している。 図２−４０は図２−３９ 中のワード線階層構成の詳細について示す図である。ワード線階層構成は、ワード線の負 荷を軽減させ、高速アクセスが可能となる。また、ビット線をドライブ及びリストアさせ る為のドライブ線及びリストア線を階層化（グローバルセンスドライバ、ローカルセンス ドライバ）することにより、最小活性化エリア以外のセンスアンプを動作さえないように する。これは、センスドライブ/リストアアンプの負荷を軽減させ、電源線電位の落ち込み を抑えるとともに回復時間を短くし、ビット線リストア時間を短縮化し高速化を図る。 また、多値アドレス方式は、X アドレス信号と Y アドレス信号の同時入力性からアレイ のI/O 分離構成と適合する。I/O 分離構成はアレイ内のビット線に接続するリードデータ線 とライトデータ線を分離する方法であり、リード時に関しては両ビット線の振幅をN チャ ネル型のMOS トランジスタのゲートに入力させ、各々の I/O 線をカレントミラー回路によ り振幅させる方法であるが、本手法はビット線側とI/O 線側が分離されている為、ワード線 を活性化させてビット線をセンスさせるタイミングとカレントミラー回路を動作させて I/O 線を振幅させるタイミングをオーバーラップさせることが可能であり、高速な読み出し が可能となる。（図２−４１）そして、リフレッシュに関しては本構成の場合、X アドレス /Y アドレス=15/9 のアレイ構成時、通常のリフレッシュを行うと 16us/サイクルにおいて約 512ms のリフレッシュ時間となる。 図２−４１ 通常構成とIO 分離構成の動作波形
（C）シミュレーション
表２−１は16M ビット DRAM 及び 16M ビット STDRAM の各 X アドレス/Y アドレ スの比について消費電力とピーク電流を試算した結果である。X アドレス数を増加させる事 により、消費電流及びピーク電流が減少する。X アドレス/Y アドレスの比が 15/9 の場合に は通常の場合（X アドレス/Y アドレスの比が 12/12）に比較して、消費電流では 1/2 以下、 ピーク電流では1/4 程度となり、他の周辺回路動作によるピーク電流よりも小さくなる。ま た、第8 図は表 2 における電流成分の分析結果である。主としてロウ系回路、コラム系回 路、ビット線等を含むアレイ系の動作で占められる動作電流は、従来の16M ビット DRAM ではアレイ系動作における電流成分が全体の 1/2 程度占める。これに対し、16M ビット STDRAM の 512 メモリセル動作ではアレイ系の電流が 1/8 程度となり全体の電流中に占め る比率がロウ系やコラム系の比率に比べ十分に小さくなる。
