BE Int.Vdd
GND Ext.Vdd 負荷動作主期間
ACT SE BE Int.Vdd
GND Ext.Vdd 負荷動作主期間
図２−５６ プリブースト型 VDC の制御波形
図２−５５にプリブースト型降圧回路図を示す。電源降圧回路として、差動アンプとドライバ が存在している。ドライバ部では外部電源（Ext.
V
dd）から PMOS トランジスタにより内部電源ノー ド（Int.V
dd）に電源を供給している。差動アンプ部では内部電源レベルを決める内部参照電位（
V
ref）と内部電源レベル（Int.V
dd）を比較し、その結果信号で PMOS ドライバのゲートを制御し ている。今回提案のプリブースト型降圧回路はさらに PMOS トランジスタ（Ｐ１）を１個追加した 回路構成になっている。この PMOS トランジスタはブースト活性化信号（/BE）によって制御され、ブースト必要期間には差動アンプの出力信号を L レベルに強制的に下げて、PMOS ドライバ をオンさせ、内部電源ノード（Int.
V
dd）に電流を供給する構成になっている。このブースト活性 化信号（/BE）は ROW の活性化タイミングにしたがって生成されており、センスアンプが活性化 する少し前から数 ns だけ L レベルというワンショットパルス信号である。図２−５６にプリブース ト型 VDC の制御波形を示す。先述したように、活性化に応じて VDC の内部ノードを強制的に 制御することで、Int.V
dd レベルを上昇させる。この上昇は負荷が動作を開始するまで連続的 に制御され、その後、負荷動作の主期間には、予め充電されていた電荷により負荷動作電流 を供給する。負荷動作終了時には、強制的に内部ノード固定は解除されており、Int.V
dd レベ ルに安定的に固定される。プリブースト型降圧回路の採用によって、負荷を動作させる前に、電源ラインを介して、センスアンプに十分な電源を予め供給することができるため、負荷電源 のレベル減少を抑制し安定な電源レベルを保ち、電源電位ドロップを抑え、高速動作が可能 となる。
２．５ まとめ
本章では、ダイナミック RAM（DRAM）の高性能化の技術として、トランジスタ微細化が引き 起こす問題に対処する回路技術、低電圧動作が引き起こす問題に対する低消費電力な回路 技術、そして、大容量化に伴う問題に対してアレイ高速化の回路技術を提案し、その効果を検 証した。
１）昇圧センスグランド方式という、ＤＲＡＭセンスアンプ用のLowレベルを通常の０Vより高いレ ベルに制御して、通常動作時にもセルトランジスタにバックゲートがかかった状態を作り、
セルトランジスタのリーク電流を抑制する手法を提案した。
２）昇圧センスグランド方式の制御手法とその発生回路を提案し、256Mbit容量の実チップを試 作した。
３）上記手法を用いると、オーバードライブ効果により、従来センスアンプ動作より1.2ns高速の データ読み出し動作を確認した。
４）上記手法を用いると、従来の手法より３倍長いデータ保持特性達成を、実デバイス測定で 確認した。
５）分散型昇圧センスグランド方式により、センスグランドのインピーダンスを低減し、高速性能 を維持できた。
６）上記の昇圧センスグランド方式に関する特許： USP5619164、5687123、5805519、5943273、
6272055を取得した。
７）コラムでコードセンス方式により、コラムアクセス時においても、センスグランドのバウンスを 低減し、動作マージンを向上した。
８）ウェルドライブセンス手法により、低電圧動作時にも、高速動作を維持することができ、デバ イス構造設計の容易化を図ることができた。
９）同時に基板電位を制御することにより、動作時には高速、保持時には、低リーク電流という 相反する事象を同時に満足させる制御を得た。
１０）可変型メモリマトリクスにより、大規模メモリアレイ構成における多分割動作を可能とし、動 作時におけるピーク電流を軽減した。
１１）同時に、I/O分離構成との適用により、高速化を図った。
１２）低電源レベルから高電源レベルへの変換レシオが大きくなっても、レベル変換部の電荷 移動をスムーズにしたレベル変換回路を提案し、低電圧の周辺回路から高電圧のアレイ 駆動回路へのレベル変換に適応した。
１３）立ち上がり、下がりの両エッジでもレベル変換が可能な改良回路を提案した。
１４）上記回路を用いる事により、レベル変換レシオが３という状態であっても、従来回路に比 べ、レベル変換時の信号遅延を２７％減、消費電流は４０％減にできる改善効果を回路シ ミュレーションで確認した。
１５）上記のレベル変換回路技術に関する特許： USP6373315を取得した。
１６）ミックスドモード型ＶＤＣ回路により、低電圧で且つ高速動作を行うシステムＬＳＩに安定して 電位供給ができる内部電源電位降下回路を得た。
１７）上記回路を用いて、広範囲での負荷動作周波数に対してほぼ安定な内部電源レベル制 御を行っており、10％以内でレベルの制御が行わることを確認した。
１８）プリブーストＶＤＣ回路という、ワード線と同期してセンス開始前に電荷を十分充電しておく 内部電圧発生回路を提案した。
１９）上記回路を用いて、従来のセンス方式に比べ、ビット線の開く時間（振幅電位の８０％ま で）を２５％高速になる事を回路シミュレーションで確認した。
２０）上記回路を搭載した 32Mbit 容量チップを試作した。プリブーストの効果による電源のオー バーシュートレベルは 0.1V 程度である事を確認し、実用に問題ない事を確認した。
２１）上記のプリブースと VDC 回路技術に関する特許： USP5612920 を取得した。
上記結果により、ダイナミック RAM のトランジスタ微細化、低電圧化、デザインルール微細化の 問題を解決し、低消費電力、高速化などの高性能化に大きく貢献できる事を確認した。