半導体メモリの過去40年の歴史と将来展望

(1)

あらまし本論文では現在の半導体メモリ市場の主流製品であるDRAM，フラッシュメモリと今後の大きな市場が期待される_{FeRAM，MRAM，PRAM，ReRAM 等の新型メモリの過去 40 年の歴史とその将来展望に} 関して述べる．_{DRAM ではメモリセルの構造とメモリセルサイズの縮小が重要であり，その高速性のため，パ} ソコンの主記憶等に使われる．マルチメディア情報の記憶媒体として使われるフラッシュメモリは不揮発性特性と低コスト技術が重要であり，低コスト化のため多値化，積層化が進められている．新型メモリは近い将来は各メモリ固有の研究開発状況に合わせた製品化が重要だが，将来は_{DRAM とフラッシュメモリの特性を併せ持つ} ユニバーサルメモリの実現が期待される．キーワード半導体メモリ，DRAM，フラッシュメモリ，積層化

1. まえがき

シリコン基板上に記憶素子を縦横方向に規則的に配列して形成される半導体メモリは，1970年のDRAM

（Dynamic Random Access Memory）の発明以来LSI

（Large Scale Integration）の高集積化，高密度化の

牽引車の役割を果たしてきた．その後DRAMは高速性能を生かしてパソコンの主記憶等に使われ，1990年代には全世界で年間1兆円以上の巨大市場を形成した． DRAMの次に不揮発性と低コストを実現できる日本独自のメモリとしてフラッシュメモリが1980年代に発明された．フラッシュメモリはその後マルチメディア記憶用にディジタルカメラ，携帯電話等に使用され 2000年代には全世界で年間1兆円以上の巨大市場を形成した．フラッシュメモリの発明後DRAMの高速性能とフラッシュメモリの不揮発性と低コストを併せ持つ新型メモリが現在精力的に検討されている．これらの新型メモリでは強誘電体，強磁性体，相変化物質等の新たな材料が導入されている．本論文では現在の主流であるDRAM，フラッシュメモリと今後の大き †_{湘南工科大学工学部情報工学科，藤沢市}

Department of Information Science, Shonan Institute of Technology, 1–1–25 Tsujido-Nishikaigan, Fujisawa-shi, 251–8511 Japan a) E-mail: [email protected] な市場が期待される新型メモリの過去の歴史とその将来展望に関して述べる．

2. DRAM

の歴史と将来展望

半導体メモリはDRAMの発明以来過去40年近くにわたってLSIの高集積化，高密度化の牽引車の役割を果たしてきた[1]．1970年に米国のインテル社から 1 KビットのDRAMが商品化されて以来，いわゆるムーアの法則に従い[2]，3年の4倍（18か月に2倍）のペースで着実に高集積化が実現されている．その用途としては当初は主にメインフレーム用メインメモリとして使用されたが，1980年以降PCが主な用途になるとともにその市場は急激に立ち上がり，1993年には全世界で年間1兆円以上の市場に成長した[3]．現時点では年間全世界で数兆円の市場があり，1チップ当りの集積度は1ギガビットに達している．これはDRAM がメモリセル構造が1個のトランジスタと1個のキャパシタから構成されるため構成素子数が少なく情報を記憶するメモリセルの大きさであるメモリセルサイズを小さくできるためである（図1）．キロビット級の集積度の世代では，図1 (a)に示すようにトランジスタとキャパシタは同一平面上で横に並べてパターン設計され，キャパシタには面積が大きいが製造が比較的容易な平面型が用いられてきた．またDRAMではメモリセルからビット線に読み出される信号量をできるだ

(2)

(a) Cross-sectional view

(b) Equivalent circuit

図 1 DRAMのメモリセルの断面及び等価回路 Fig. 1 Cross-sectional view and equivalent circuit of

DRAM. け大きくするために，微細なメモリセルに十分な蓄積容量が実現されるように設計された．キロビット級の集積回路の時代には，メモリセルからビット線に読み出される微小信号ができるだけ大きくなるように，雑音に強い折返し型ビット線方式が新たに開発された[4]．折返し型ビット線方式では，センスアンプに対してビット線とダミービット線を折り返す形で同方向にレイアウトするために同相雑音をキャンセルできる特徴がある（図2）．ただしこの方式では最小メモリセルサイズはデザインルールをFとすると 8F2 以下に縮小できないという欠点があるがこの世代では小形のキャパシタを製造する方が難しくあまり問題とならなかった．次にメガビットの世代になると，ビット線に読み出される信号量をできるだけ大きくするため，メモリセルのキャパシタ容量をできるだけ大きくすることが重要になった．そのためには小さなコンデンサの平面面積部にできるだけ大きなキャパシタ面積を実現できる三次元キャパシタを用いたメモリセルが新たに開発された（図3）．その代表例キャパシタを基板の上側に形図 2 折返し型ビット線方式 Fig. 2 Folded bit line architecture.

図 3 三次元型キャパシタを用いたメモリセル Fig. 3 3-dimensional memory cell. (a) stacked structure,

(b) trench structure. 成するスタック型方式[5]と，シリコン基板に穴を掘りその側面をキャパシタに用いるトレンチ型方式[6] である．いずれの方式もその後のプロセス技術の発達により，その極限に近い形まで最適化が進められた．ギガビット世代になると更なるコスト低減のためにメモリセル面積が折返し型ビット線方式の半分の4F2 まで縮小できるオープン型ビット線方式が開発されている．オープンビット線方式ではメモリセル面積を縮小するためにトランジスタとキャパシタを同一平面上に積層して形成し，センスアンプの両側にビット線とダミービット線をレイアウトする（図4）．このオープンビット線方式を実現する上で重要なのはメモリセルサイズが4F2 に縮小できるいわゆる4F2メモリセルの実現である．トランジスタとキャパシタを積層する際には，トレンチ型キャパシタの上にトランジスタを形成する方式[7], [8]と逆にトランジスタの上にス

(3)

図 4 オープン型ビット線方式 Fig. 4 Open bit line architecture.

図 5 SGT（Surrounding Gate transistor）メモリセルの構成

Fig. 5 Structure of SGT memory cell.

タック型キャパシタを形成する方式が開発されている．前者の一例であるSGT型セルの構造を図5に示す． 2010年代にこれらのメモリセルを用いたギガビット級DRAMが製品化されることが期待される．

3. フラッシュメモリの歴史と将来展望

前章ではDRAMの発展の推移について述べたが， DRAMの高集積化，高密度化が進むにつれその限界も明らかになった．すなわちメモリセルサイズを容易に8F2 _{以下に小さくできないためにコスト低減に限} りがあることと，電源を切ると記憶データが消えるいわゆる揮発性メモリであるために携帯電話，ディジタルカメラ等の携帯機器用記憶媒体（マルチメディア保存用）としては使いにくいため用途に制限があることである．これらの限界を解決するメモリとして新たに発明されたのが日本独自のメモリであるフラッシュ図 6 フラッシュメモリの動作原理 Fig. 6 Operating principle of ﬂash memory.

メモリである[9], [10]．これはトランジスタに新たに浮遊ゲートを設け，そこに電荷を蓄積するかどうかでディジタルの情報を記憶できる．DRAMで必要不可欠なコンデンサが不要になり，1個のトランジスタだけでメモリセルを実現できる．その結果，メモリセルサイズはDRAMの半分の4F2 まで縮小できるためにDRAM以上の高集積化・高密度化に適している．また電源を切っても記憶情報が消えないいわゆる不揮発性メモリであるため携帯機器用記憶媒体として使用しやすいという特徴がある．その動作原理を図6に示す．浮遊ゲートに記憶された電荷（電子）を利用してディジタル情報を記憶する．つまり浮遊ゲートには電荷は蓄積されない状態が“1”書込み状態に対応し，図6に示すようにチャネル部分に電子による反転層が形成されるためチャネルができドレーンからソースに電流が流れる．それに対して浮遊ゲートに電荷が蓄積されている状態が“0”書込みに対応し，チャネル部に反転層が形成されないためにドレーン電流は流れない．浮遊ゲートは高品質のシリコン酸化膜で覆われているため蓄積された電荷は失われることがなく不揮発性メモリが実現できる．ただし書込み消去は浮遊ゲートへの微小なトンネル電流で行うため，書込み速度は遅くなり，トンネル電流が流れる際にシリコン酸化膜が劣化することがあるために，書換え回数は制限されるという問題もある．しかしながらフラッシュメモリにはメモリセルサイズをDRAMの半分の4F2 まで縮小でき，DRAM以上にコスト低減できるという特徴がある．その効果を最大限に生かしたのがメモリセルを直列接続して構成するNAND型フラッシュメモリである（図7）．ビット用コンタクト面積を直列接続したメモリセル全体で共有するため，メモリセルサイズをトランジスタ1個分に近い値まで縮小できる．それに対してアクセス性能は高速だがメモリセル面積が

(4)

図 7 NAND型フラッシュメモリのメモリセルと等価回路図

Fig. 7 Memory pattern and equivalent circuit of NAND ﬂash memory.

図 8 NOR型フラッシュメモリのメモリセルと等価回路図 Fig. 8 Memory pattern and equivalent circuit of

NOR ﬂash memory.

NAND型と比較して若干大きくなる構成としてメモリセルを並列接続して構成されるNOR型フラッシュメモリがある（図8）．フラッシュメモリは1990年前後に商品化が進められたが，当時はまだ1ビット当りのコストが高く，現在のように携帯機器が普及していなかったためにその市場規模は小さく用途もディジタルカメラ等に限定されていた．2000年以降用途がディジタルカメラだけでなく携帯電話，USBメモリ，音声情報記憶等マルチメディア保存用途全般に広がるにつれその市場が急激に立ち上がり，2006年には全世界で年間1兆円以上の市場に成長した．2008年現在ではその市場の成長率はDRAMより大きく，1チップ当りの集積度も10ギガビットを超え[11], [12]，近い将来その市場規模はDRAMを超えると予想されている．フラッシュメモリでは近年一個のメモリセルに複数のディジタル情報を記憶する多値メモリセル技術が図 9 多値メモリセルでの書込み電圧の許容範囲 Fig. 9 Operational margin of multi-level NAND

ﬂash memory.

図 10 積層型 NAND フラッシュメモリの断面構成図と等価回路図

Fig. 10 Cross-sectional view and equivalent circuit of stacked type NAND ﬂash memory.

導入されている．通常の2倍の情報を記憶する場合の事例を図9に示す．図に示すように，従来の2値方式として書込み電圧の許容範囲が小さくなる問題はあるが，見掛け上のメモリセルサイズを4F2 以下に縮小でき，更なるコスト低減を実現できる． NAND型フラッシュメモリでは，将来のメモリセルサイズの更なる縮小に向け，メモリセルを縦方向に積層する方式が新たに提案されている[13], [14]（図10）． NAND型フラッシュメモリではメモリセル部分を直列接続して構成される．通常の1層の場合にはこの直列接続は同一平面上に実現される．それに対して積層型では直列接続は縦方向に形成される．NAND型フラッシュではメモリセルを16個直列接続するので，積層型では16層積層したときに見掛け上のメモリセル方式を縮小でき，1ビット当りの製造コストを低減することが可能になる．実際の製造プロセスではできるだけ複数層の製造を一度で行うプロセス技術を採用して，ビットコスト低減を行っている．例えば図10の

(5)

（Bit Cost Scalable）な積層方式は，将来，ハードディスク等の低速でビットコスト低減が重要な用途の代替手段として極めて有効である．

4. 新型メモリの歴史と将来展望

前章に述べたように，フラッシュメモリには高集積化に適しておりかつ不揮発性であるというDRAMにはない特徴があるが，書込み時の速度が600µs程度と遅く，書換え回数も約100万回程度に制限される．これはDRAMでは書込み速度は数十nsと速く，書換え回数の 1015 回以上あり基本的に制限がないことと比較して応用に制限ができる．そのため現在，高速性性能が必要とされる用途にはDRAM，高速性能より低コストや不揮発性が要求される用途にはフラッシュメモリが使われている．すなわち，DRAMは高速性能が必要なPCの主記憶等に使われ，NAND型フラッシュメモリは不揮発性と安いビットコストが必要な携帯機器等のマルチメディア保存用途等に使われている．一方DRAMとフラッシュメモリの機能を兼ね備えたいわゆるユニバーサルメモリは，現在まで実現されていない．そこで，両者の長所を併せ持つ高速・低コスト・不揮発性メモリが新型メモリとして1980年以降盛んに研究されるようになった．そ

の代表例がFeRAM（Ferroelectric Random Access Memory）[15]，MRAM（Magnetic Random Access Memory）[16]，PRAM（Phase Change Random Access Memory）[17]，ReRAM（Resistive Random Access Memory）[18]である．以下これら新型メモリの動作原理をフラッシュメモリと比較する形で示す．はじめにFeRAMの動作原理に関して説明する（図11）．チタン酸バリウム（PZT）等の強誘電体は図に示すようにチタンやジルコニア原子の位置が上側にあるか下側にあるかによってプラスかマイナスの残留分極電荷をもつ．その残留分極電荷の状態（プラスのときは“1”書込み状態，マイナスのときは“0”書込み状態）によりディジタル情報を記憶する．この残留図 11 FeRAMの動作原理 Fig. 11 Operation principle of FeRAM.

図 12 MRAMの動作原理 Fig. 12 Operating principle of MRAM.

分極の状態は強誘電体では電源を切っても消えることはなく不揮発性が実現される．その情報を読み出す際には外に外部回路を接続し，電荷量の大小を検知する．読出しの際に残留分極の方向が反転するが，この分極反転時間は物理的にナノ秒程度に抑えられることが分かっており，フラッシュメモリ以上の高速性能が可能となる．また分極反転の際にチタンやジルコニア原子の位置が移動するが，その信頼性はフラッシュメモリのトンネル電流より高く，1012 回以上の書換え回数が実現できている．次にMRAMの動作原理に関して説明する（図12）．2層の強磁性体の間にトンネル絶縁膜を構成した磁気的なトンネル接合MTJ（Magnetic Tunneling Junction）を記憶素子として利用する．下の強磁性体（固定層）のスピンの向きと上の強磁性体（自由層）のスピンの向きが同じとき（平行状態，“0” 書込み状態）にはMTJの磁気抵抗は小さく，逆のとき（半平行状態，“1”書込み状態）には磁気抵抗は大きくなる．その差は典型的な例では40%程度に達する．この磁気抵抗の大小でディジタル情報を記憶する．

(6)

強磁性体のスピンの向きは電源を切っても消失することはなく不揮発性が実現される．MTJへの書込みは上の強磁性体膜のスピンの向きを反転することによって行う（図12）．スピンの向きを反転させるためには通常上の強磁性体の上に電流を流す．電流を流す方向により電流の誘起する磁界の方向が変わりそれに対応する形で上の磁性体のスピンの向きが反転して書込みが行われる．この磁界によってスピンの向きを変えて書込みを行う方式を磁界書込み方式と呼んでいる．このほかにも新型メモリの候補としてPRAMと ReRAMがある．PRAMでは，GST（Ge2Sb2Te5）等のカルコゲナイト物質のアモルファス状態と結晶状態の相変化に伴い抵抗値が高抵抗値から低抵抗値に変化することを記憶素子として利用する．抵抗の低いセット領域では結晶状態になるのに対し，抵抗の高いリセット状態ではアモルファス状態となる．結晶状態からアモルファス状態にするためには素子に高電圧を印加し，大きな電流を流すことにより発生する発熱を利用して行う．アモルファス状態と結晶状態は電源を切っても維持されるために不揮発性を実現できる．書換え回数に関しては現時点でFeRAMの1012 回以上が実現されている．リセット時に必要となる大きな電流値を低消費電力化のためにいかに削減するかというのが今後の課題である．一方ReRAMでは，金属酸化膜の電気抵抗の変化を記憶情報として利用している．一例としてPCMO（Pr0.7Ca0.3MnO3）等の強層間磁性材料の量子力学的な電界誘起巨大抵抗変化を使用するものがある．すなわち電圧パルスを外部から印加することで，PCMO等は高抵抗の絶縁体状態（“0”書込みに対応）と低抵抗の金属状態（“1”書込みに対応）の状態を遷移する．この2状態は電源を切っても保持できるので，不揮発性が実現できる．状態変化に伴う抵抗値の変化は100倍以上と他の新規メモリよりも大きいのが特徴であり，この特性を生かした後述する多値メモリ等の応用が期待されている．このような優れた性能をもっているがその動作原理に関してはまだ十分に解明されていないのが現状である．以上紹介した新型メモリの動作原理，メモリ材料，電気的な特性を表1に示す．いずれの新型メモリもフラッシュメモリと比較して高速で書換え回数も多いが，メモリセルサイズが大きく低コスト化できないためフラッシュメモリほど大きな市場を形成していないのが現状である．FeRAM はこれらの中では最も研究開発が進んでおり1990年表 1 新型メモリの特性比較

Table 1 Comparison of new type non-volatile memory.

図 13 新型メモリの研究・開発製品化プロセス Fig. 13 Development of new type memory.

代末から小容量の用途で製品化が進められている． MRAMはFeRAMに次いで研究開発が進んでおり， 2000年代に中規模の用途で製品化が始まった．PRAM はMRAMの次に研究開発が進んでおり近日中に製品化が始まると予想させる．ReRAMは新型メモリの中で最も研究開発の歴史が浅くまだ研究開発の時期にある．一方，表1に示すように新型メモリによってメモリセルサイズに差があるが，これは各新型メモリの低コスト化の目安を示すというよりもむしろその研究開発の時間の長さを示す．いずれの新型メモリもメモリセルサイズを少なくとも4F2 までは縮小でき，研究開発の期間が長い新型メモリほどメモリセルサイズが大きくなる傾向にある．その理由は以下に示す新型メモリの研究・開発・製品化のプロセス（図13）を見ると分かりやすい．はじめの提案，基本動作確認の時期には，動作検証が最大の目標になり，メモリセルサイズは安定動作が期待できる大きな値を使い，細かな動作原理等には配慮する必要はない．次の潜在能力の探究の時期には，現状の製造プロセス等は考慮せず原理的

(7)

図 14 新型メモリの研究・開発・製品化の推移 Fig. 14 Process of development of new memory.

に実現できる最小セルサイズに関して議論され，それに伴いスケーリング・微細化の阻害要因を抽出するために詳細な動作原理を解明する必要がある．次の製品化着手時期には現状の製造プロセス，製造マージン，歩留り等を考慮した詳細なプロセス・デバイス・回路設計が行われる．それに伴い各種マージンの確保のため，メモリセルサイズは潜在能力探求の時期よりも大きくなることが多い．そして製品化着手直後でその値は最大に近くなる．その後製品化が進むとコスト削減のために歩留りを確保しつつメモリセルサイズを縮小していく2値化ピーク時期に入る．この時期にはメモリセルサイズはトランジスタと記憶素子が積層されたクロスポイント型の極限値である4F2 まで縮小される．その後更にビットコストの削減のためにクロスポイント型以上のビットコスト削減技術が導入される．すなわち積層化，多値化技術導入によりビットコストで考えたメモリセルサイズは4F2 より大幅に縮小される．以上の経緯を時系列的に示したのが図14である．ここで横軸は新規メモリセル発明を原点とした年，縦軸はデザインルールFを用いた規格化したメモリセルサイズを示す．新型メモリの中での研究・開発はFeRAM，

MRAM，PRAM，ReRAMの順番に進んでおり，そ

の進捗状況の差がそのまま表1のメモリセルサイズの

大小に反映している．つまりFeRAMやMRAMの現

時点でのセルサイズがPRAMやReRAMより大きい

のはPRAMやReRAMがFeRAMやMRAMより

微細化に優れているというよりは，むしろPRAM等

の研究開発がFeRAM等と比較して研究開発が遅れて

始まったためである．

図 15 新型メモリの近未来の展望 Fig. 15 Near future target and market of new

non-volatile memory. 以上の議論をもとに各種新型メモリの今後の現実的な方向付けについて考察する（図15）．FeRAMと MRAMは当面は最先端の微細化技術を使用しなくても製品化が可能なICタグ，RFIDタグ等に代表されるシステムLSI混載用メモリに展開するのが妥当である．システムLSI混載メモリでは大容量よりも高速性能，低消費電力特性，システムLSIのCMOSプロセスとの整合性等が強く要求され，現状のFeRAMと MRAMは十分その要求を満足するレベルに達してい

る．FeRAMとMRAMはまずシステムLSI混載用メモリである程度の規模の市場を確保し，次のステップとして更に大容量・微細化が必要なメインメモリの分野に進出することが望ましい．メインメモリとしては現在主にDRAMがパソコン用，モバイル機器のプログラム収納用には主にNOR型フラッシュメモリが使用されている．FeRAMとMRAMは大容量化・微細化技術が進展すればその高速・低消費電力・不揮発性特性を生かして十分これらの既存メインメモリ素子を置き換えることができると考えられる．一方PRAMとReRAMは研究・開発の歴史が浅いため，当面の応用のターゲットは大容量・微細化が必要なメインメモリ分野が適している．その次のステップとしては，更なるビットコストの低減が必要なマルチメディアデータ等の保存用の固体ストレージメモリに進出できる．この分野は現時点ではNAND型フラッシュメモリが大部分の市場を占有しているが，PRAM やReRAMはフラッシュメモリにない高速特性をもっているため，フラッシュメモリ並みの大容量化と低コ

(8)

図 16 新型メモリの将来の展望

Fig. 16 Future target and market of new non-volatile memory. スト化が実現できれば十分フラッシュメモリを置き換える可能性がある．更に大容量化が進めばフラッシュメモリのみならずハードディスクを置き換える可能性もある．以上新型メモリに現状を踏まえた近未来の展望について述べたが，近未来以降には新型メモリの本来の特性を生かしたユニバーサルメモリへのアプローチが期待される．その将来展望を図16に示す．いずれの新型メモリも将来は高速・低コスト・不揮発性の特徴を併せ持つ可能性がある．このメモリが実現できれば最終的にはメインメモリ，固体ストレージメモリ，ハードディスクをすべて置き換える可能性がある．これを実現するためにはメモリセルは1個のトランジスタで 4F2 のセルサイズを実現する必要がある．現時点でも1

トランジスタ型のFeRAM，MRAM，PRAM [20]∼

[23]は研究開発されているため，これを用いることによってユニバーサルメモリ実現への可能性が広がる．このアプローチの一つに1トランジスタ型のFeRAM を平面状にNAND接続するFe-NANDが提案された[24], [25]．これはフラッシュメモリと同じ4F2 型小形の1トランジスタ型のFeRAMをも用いる方式で，平面型のNAND型フラッシュメモリと同程度の低ビットコストとNAND型フラッシュメモリ以上の高速性能と書換え回数が実現できる．一方別の方式として1トランジスタ型のFeRAM を縦方向に積層したNAND構造FeRAMが提案された[26], [27]．これにより積層型のNAND型フラッシュメモリと同程度の低ビットコストとNAND型フラッシュメモリ以上の高速性能と書換え回数が実現で図 17 積層した NAND 構造 FeRAM の断面構成図と等価回路図

Fig. 17 Cross-sectional view and equivalent circuit of stacked type NAND FeRAM.

きる（図17）． FeRAMの代わりにMRAMを用いた方式も同様に提案されている[28]．MRAMとしては従来のメモリセル構造とは異なり4F2 のメモリセルサイズで実現できるスピントランジスタを用いている．PRAMも FeRAMやMRAMと同様に積層化される可能性があり，今後新型メモリを積層化する検討が更に進むことが予想される．

5. むすび

現在の半導体メモリ市場の主流製品であるDRAM，フラッシュメモリと今後の大きな市場が期待される

FeRAM，MRAM，PRAM，ReRAM等の新型メモ

リの過去40年の歴史とその将来展望に関して述べた． DRAMではメモリセルの構造変遷及びセルサイズの縮小について述べた．DRAMはその高速性のため，パソコンの主記憶等に使われる．マルチメディア情報の記憶媒体として使われるフラッシュメモリは不揮発性特性と低コスト技術が重要である．4F2 以下へのメモリセルサイズの縮小による低コスト化のため，多値化，積層化が進められている．FeRAM，MRAM， PRAM，ReRAM等の新型メモリは，近い将来は，各メモリ固有の研究開発状況に合わせた製品化が重要だが，将来はDRAMとフラッシュメモリの特性を併せ持つユニバーサルメモリの実現が期待される．謝辞積層型 NAND 構造 FeRAM，MRAM，

(9)

[2] International Technology Roadmap for Semiconduc-tors 2001 edition, pp.179–180, 2001. [3] 作井康司，“不揮発性メモリの現状と将来展望，”セミコンジャパン STS2007 メモリセッション：メモリー新競争時代（拡大する市場を獲得するのはどの技術か），pp.1-16–1-20, Dec. 2007.

[4] K. Itoh, R. Hori, H. Masuda, Y. Kamigaki, H. Kawamoto, and H. Katto, “A single 5 V 64 K dynamic RAM,” ISSCC Dig. Tech. Papers, pp.228–229, 1980. [5] K. Itoh, R. Hori, J. Etoh, S. Asai, N. Hashimoto, K. Yagi, and H. Sunami, “An experimental 1 Mb DRAM with on-chip voltage limiter,” ISSCC Dig. Tech. Pa-pers, pp.282–283, 1984.

[6] 伊藤清男，超 LSI メモリ，培風館，1994.

[7] K. Sunouchi, H. Takato, N. Okabe, T. Yamada, T. Ozaki, S. Inoue, K. Hashimoto, K. Hieda, A. Nitayama, F. Horiguchi, and F. Masuoka, “A sur-rounding gate transistor (SGT) cell for 64/256 Mbit DRAMs,” IEDM Tech. Dig., pp.23–26, 1989. [8] K. Itoh, “Trenda in megabit DRAM circuit

de-sign,” IEEE J. Solid-State Circuits, vol.25, no.3, pp.778–789, 1990.

[9] F. Masuoka, M. Asano, H. Iwahashi, T. Komuro, and S. Tanaka, “A new ﬂash EEPROM cell us-ing triple polysilicon technology,” IEDM Tech. Dig., pp.464–467, 1984.

[10] F. Masuoka, M. Momodomi, Y. Iwata, and R. Sirota, “New ultra high density EPROM and ﬂash EEPROM with NAND structured cell,” IEDM Tech. Dig., pp.552–555, 1987.

[11] K. Kanda, M. Koyanagi, T. Yamamura, K. Hosono, M. Yoshihara, T. Miwa, Y. Kato, A. Mak, S. Chan, F. Tsai, R. Cernea, B. Le, E. Makino, T. Taira, H. Otake, N. Kajimura, S. Fujimura, Y. Takeuchi, M. Itoh, M. Shirakawa, D. Nakamura, Y. Suzuki, Y. Okukawa, M. Kojima, K. Yoneya, T. Arizono, T. Hisada, S. Miyamoto, M. Noguchi, T. Yaegashi, M. Higashitani, F. Ito, T. Kamei, G. Hemink, T. Maruyama, K. Ino, and S. Ohshima, “120 mm216 Gb 4-MLC NAND ﬂash memory with 43 nm CMOS tech-nology,” ISSCC Dig. Tech. Papers, pp.430–431, 2008. [12] R. Cernea, L. Pham, F. Moogat, S. Chan, B. Le, Y. Li, S. Tsao, T.-Y. Tseng, K. Nguyen, J. Li, J. Hu, J. Park, C. Hsu, F. Zhang, T. Kamei, H. Nasu, P. Kliza, K. Htoo, J. Lutze, Y. Dong, M. Higashitani, J. Yang,

Nagata, Y. Matsuoka, Y. Iwata, H. Aochi, and A. Nitayama, “Bit cost scalable technology with punch and plug process for ultra high density ﬂash mem-ory,” Symp. on VLSI Technology, 2007.

[14] Y. Fukuzumi, Y. Matsuoka, M. Kito, M. Kido, M. Sato, H. Tanaka, Y. Nagata, Y. Iwata, H. Aochi, and A. Nitayama, “Optimal integration NAND character-istics of vertical array device for ultra-high density, bit-cost scalable ﬂash memory,” IEDM 2007, 2007. [15] T. Sumi, N. Moriwaki, G. Nakane, T. Nakakuma,

Y. Judai, Y. Uemoto, Y. Nagano, S. Hayashi, M. Azuma, E. Fujii, S. Katsu, T. Otsuki, L. MacMillan, C. Paz de Araujo, and G. Kano, “A 256 kb non-volatile ferroelectric memory at 3 V and 100 ns,” ISSCC Dig. Tech. Papers, pp.68–69, 1994.

[16] J. Debrosse, C. Arndt, C. Barwin, A. Bette, D. Gogl, E. Gow, H. Hoenigschmid, S. Lammers, M. Lamorey, Y. Lu, T. Maﬃtt, K. Maloney, W. Obermeyer, A. Sturm, H. Viehmann, D. Willmott, and M. Wood, “A 16 Mb MRAH featuring bootstrapped write drivers,” Symp. on VLSI Circuits Dig. Tech. Papers, pp.454– 455, 2004.

[17] S. Lai, “Current status of the phase change memory and its future,” IEDM Tech. Dig., pp.10.1.1–10.1.4, 2003.

[18] W.W. Zhuang, W. Pan, B.D. Lilrich, J.J. Lee, L. Stecker, A. Burmaster, D.R. Evans, S.T. Hsu, M. Tajiri, A. Shimaoka, K. Inoue, T. Naka, N. Awaya, A. Akiyama, Y. Wang, S.Q. Liu, N.J. Wu, and A. Ignatiev, “Novel colossal magnetoresistive thin ﬁlm nonvolatile random access memory,” IEDM Tech. Dig., p.193, 2002.

[19] 渡辺重佳，“RAM，PRAM，FeRAM，MRAM— 新規メモリの本命を探る，” ISTF（Industry Strategy and Technology Forum）2007 エマージング技術セッション：エマージングメモリのチャンスは市場多様化に，Sept. 2007. [20] 石原宏，“強誘電体メモリーの現状と次世代型への期待，”強誘電体メモリの新展開，第 1 章，シーエムシー出版，2004.

[21] S. Sugahara and M. Tanaka, “A spin metal-oxide-semiconductor ﬁeld-eﬀect transistor using half-metallic-ferromagnet contacts for the source and drain,” Appl. Phys. Lett., vol.84, no.13, pp.2307– 2309, 2004.

(10)

[22] M. Hosaka, K. Miyauchi, T. Tamura, Y. Yin, and H. Sone, “Proposal of memory transistor using a phase change and nanometer-size eﬀects for high density memory array,” Proc. 15th Symp. Phase Change Op-tical Information Storage PCOS, pp.52–55, 2003. [23] E. Tokumitu, K. Okamoto, and H. Ishiwara, “Low

voltage operation of nonvolatile metal-ferroelectric-metal-insulator-semiconductor (MFTIS)-ﬁeld-eﬀect-transistors (FETs) using Pt/SrBi2Ta2O9/Pt/SrTa2

O6/SiON/Si structures ,” Jpn. J. Appl. Phys., vol.40, pp.2917–2922, 2001.

[24] S. Sakai, M. Takahashi, K. Takeuchi, Q.-H. Li, T. Horiuchi, S. Wang, K.-Y. Yun, M. Takamiya, and T. Sakurai, “Highly scalable Fe (Ferroelectric)-NAND cell with MFIS (Metal-Ferroelectric-Insulator-Semiconductor) structure for sub-10 nm tera-bit capacity NAND ﬂash memories,” IEEE Non-volatile Semiconductor Memory Work-shop (NVSMW), pp.103–105, 2008.

[25] K. Takeuchi, “Emerging 3D-memory device,” 2008 Taiwan & Japan Semiconductor Technology Forum, 2008.

[26] 菅野孝一，渡辺重佳，“積層方式 NAND 構造 1 トランジスタ型 FeRAM の読出し方式の検討，”信学論（C）， vol.J91-C, no.11, pp.668–669, Nov. 2008.

[27] 渡辺重佳，菅野孝一，玉井翔人，“先端不揮発性メモリの BiCS 型積層化に関する検討——BiCS 型 FeRAM， MRAMの基礎検討，”信学技報，SDM2008-145, 2008. [28] 玉井翔人，渡辺重佳，“スピントランジスタを用いた積

層型 NAND MRAM の読出し法の検討，”信学論（C）， vol.J91-C, no.11, pp.666–667, Nov. 2008.

（平成 20 年 11 月 26 日受付）渡辺重佳（正員）昭 52 慶大・工・計測卒．昭 54 東工大大学院修士課程応用物理学専攻了．同年（株）東芝半導体技術研究所勤務．以来，不揮発性メモリ及び DRAM の回路設計，微細 CMOS/BiCMOS/SOI/三次元トランジスタのデバイス・回路設計，システム LSIの高速低消費電力回路・アーキテクチャ等の研究に従事．平 17 より湘南工科大学工学部情報工学科教授．工博．