速 DRAM 搭載ボードの 最新の設計開発 法 ( ダウンロード版 ) RITA エレクトロニクス株式会社 D M-01 RITAエレクトロニクス株式会社 #1

RITAエレクトロニクス株式会社

RITAエレクトロニクス株式会社

⾼速DRAM搭載ボードの

最新の設計開発⼿法

RITAエレクトロニクス株式会社 会社概要

1. パターン設計…安定信号伝送とEMCの実現

⾼速メモリ(DDR4), ⾼速シリアル(10Gbps+), パワエレ対応

産業 / 医療 / 通信 (オートモーティブ / 最新LSI)

2. プリント基板の安定供給

試作短納期, 少量〜量産, 特性インピーダンス, ⾼密度構造

RITAエレクトロニクス(株)は2014年にアイカ⼯業(株)のプリント基板事業を包括的

に継承して発⾜した基板メーカーです。現在は(株)対松堂のグループ会社としてEMS

（電⼦機器受託製造サービス）にも対応。信頼性の⾼いコンサルティング〜パターン設

計〜プリント基板〜EMSを⼀貫供給しています。

⽬次

１．⾼速DRAMメモリの概要

２．基板設計の留意点

DDRメモリのトレンド

伝送速度

⾼速化

低電圧化

DDR2（1.8V）

DDR3（1.5V）

DDR3L（1.35V）

~2133Mbps

DDR4（1.2V）

~3200Mbps

LPDDR5

DDR5

LPDDR2（1.2V）

~1066Mbps

LPDDR４（1.1V）

~4266Mbps

LPDDR3（1.2V）

~2133Mbps

各種⾼速DRAMの主な仕様

項⽬

DDR3

DDR4

LPDDR4

データ速度

_{(DDR3Lは最⾼1866Mbps)}

800〜2133Mbps

1600〜3200Mbps

_{(LPDDR4xは最⾼4266Mbps)}

1600－3200 Mbps

供給電圧

VDD:1.35V(←DDR3L)

1.5V(←DDR3)

Vref: VDDの1/2

VDD: 1.2V(コア、IO⽤)

VPP: 2.5V(Vref⽣成⽤)

1.8V/1.1V/1.1V(0.6V)

容量

512Mビット 〜 8Gビット

2Gビット 〜 16Gビット

8Gビット 〜 32Gビット

バス幅

×8, ×16

×8, ×16

×32

データI/O

_{Termination(CTT)}

Center Tab

疑似オープンドレイン

_(POD)

_{Terminated Logic(LVSTL)}

Low Voltage Swing

コマンド・

アドレスIO

CTT

CTT

Terminated Logic(LVSTL)

Low Voltage Swing

基準電圧

VREFCA, VREFDQ 外部供給

_{VREFDQ 内部⽣成}

VREFCA 外部供給

VREFCA, VREFDQ 内部⽣成

信号の種類と基本トポロジー

信号の種類

⽅向

伝送⽅式

トポロジー

終端

クロック

⽚⽅向

差動

①/②

on Board

メモリ コントローラ DRAM DRAM DRAM DRAM メモリ コントローラ DRAM DRAM DRAM DRAM Clock (P/N) Address/Control DQS (P/N), DQ

①トーナメント⽅式（〜DDR2で特に採⽤）

②フライバイ⽅式（DDR3〜で特に採⽤）

DDR3

DDR4

LPDDR4

プリント基板配線

Data I/Oの伝送⽅式

Vdd（1.5V） Vdd（1.5V） GND GND

Hi出⼒の電流

Low出⼒の電流

常時 Vdd（1.2V） Vdd（1.2V） GND プリント基板配線

Low出⼒の電流

POD

CTT

0.75V

VOL

終端インピーダンスが変わった場合、 Vrefを中⼼に上下に振幅が変動する 終端インピーダンスが変わった場合、Hi電位(1.2V) が固定で、Low電位が変動する(Vrefが変動) Vdd（1.1V） GND

LVSTL

_VOH

GNDレベルを基準に終端・ODTによる抵抗の 分圧でレベルが決まる プリント基板配線

Hi出⼒の電流

JEDEC規格

JEDEC標準 DDR3︓JESD79-3F

DDR4︓JESD79-4B

波形

タイミング

 V

_IH

/V

_IL

 スルーレート（遷移時間）

 オーバーシュート/アンダーシュート

 セットアップ/ホールド時間

アイダイヤグラム

（DDR4/LPDDR4の場合）

DDR3のタイミング規定

DQSとCK間のタイミング

CKEとCK間のタイミング

DQとDQS間のタイミング

CK,CK/

DQS

tDSS tDSH

CK,CK/

CKE

_V IL(ac) VIH(dc) tIS tIH

DQS

DQ

tDH tDS V_{IH(ac) or}V_IL(ac) V_{IH(dc) or}V_IL(dc)

パラメータ

略称

DDR-

₄₀₀

DDR2-

₈₀₀

DDR3-

₁₃₃₃

DDR3-

₁₆₀₀

単位

クロック周期の平均

tCK

5

2.5

1.5

1.25

ns

DQSの⽴下りエッジからクロックの⽴上りエッジへの

セットアップ時間

tDSS

0.2

0.2

0.2

0.18

tCK

クロックの⽴上りエッジからDQSの⽴下りエッジへの

ホールド時間

tDSH

0.2

0.2

0.2

0.18

tCK

クロックに対するアドレス、コマンドのセットアップ時間

tIS

600

175

65

45

ps

クロックに対するアドレス、コマンドのホールド時間

tIH

600

250

140

120

ps

DQとDMのセットアップ時間

tDS

400

50

30

10

ps

DQとDMのホールド時間

tDH

400

125

65

45

ps

ユニットインターバル

UI

2500

1250

750

625

ps

DDR4のタイミング規定

パラメータ

略称

DDR4-2133

DDR4-2400

単位

Min

Max

Min

Max

クロック周期の平均

tCK

0.937

1.6

0.833

1.6

ns

DQSの⽴下りエッジからクロックの⽴上りエッジへの

セットアップ時間

tDSS

0.18

ー

0.18

ー

tCK

クロックの⽴上りエッジからDQSの⽴下りエッジへの

ホールド時間

tDSH

0.18

ー

0.18

ー

tCK

クロックに対するコマンド、アドレスのセットアップ時間

tIS

80

62

ー

ps

クロックに対するコマンド、アドレスのホールド時間

tIH

105

87

ー

ps

受信端におけるDQのアイダイヤグラム開⼝の電圧

Vdivw

ー

136

ー

130

mV

受信端におけるDQのアイダイヤグラム開⼝の時間

Tdivw

ー

0.2

ー

0.2

UI

Micron メモリのデータシート参照

⽬次

１．メモリ概要

２．基板設計の留意点

遅延

反射

クロストーク

電源品質

リターンパス

伝送損失

３．開発事例

パターン設計の課題

遅延

反射

クロス

プリント基板に対するタイミング要求

DDR2

-800

-1600

DDR3

-2400

DDR4

LPDDR4

-3200

LPDDR4X

-4266

1UI

1250

625

416.7

312.5

234.4

タイミング

要求

(1)

175

55

83.3

78.125

58.6

タイミング

マージン

(2)

575

320

116.72

109.375

82.04

1UI

DDR2-800〜LPDDR4X-4266のタイミングマージン（参考）

セットアップ側 マージン ホールド側 マージン Eye Width

(1) Setup time と Hold timeの要求値の合算

(2) スレッシュホールド電圧におけるアイの幅を0.6UIと

仮定した場合のマージン。

伝播遅延時間（FR-4）

○外層 6ps/mm ○内層 7ps/mm

（単位︓ps）

DQS±8mm@内層

トーナメント⽅式（T分岐）のトポロジー

Zo︓50Ω

Zo︓50Ω

Zo

︓50Ω

Zo

︓50Ω

Zo︓50Ω

Zo︓50Ω

透過波と 反射波で 相殺 透過波と 反射波で 相殺 透過波と 反射波で 相殺

︓正極性変化

︓負極性変化

メモリーコントローラー

（インピーダンスマッチングを前提とする）

DRAM

①

②

② ③ ③

③

③

③

④ ④ ④ ④ ④ ④ ⑤ ⑤ ⑤ ⑤ ⑤ ⑥ ⑥ ⑥

信号の流れ

フライバイ⽅式のトポロジー

Zo︓50Ω

Zo︓50Ω

Zo︓50Ω

Zo︓50Ω

Zo︓50Ω

DRAM

メモリーコントローラー

（インピーダンスマッチングを前提とする）

①

②

②

③

③ ④ _④

④

④ ⑤ ⑤ ⑤ ⑥ ⑥ ⑥ ⑥ ⑦ ⑦ ⑦ ⑧ ⑧ ⑧ ⑧

︓正極性変化

︓負極性変化

各SDRAMに信号が到着する時間に差異が⽣じ、波形も異なる。

SDRAM搭載部にインピーダンス不整合がなければ、反射は⽣じない。

送信側に近い程、その先のSDRAMからの反射波の影響を受ける。

（最遠⽅のSDRAMには、他SDRAMからの反射波は到着しない）

信号の流れ

配線間で発⽣するクロストーク

信号配線の結合による近端/遠端クロストーク

近端クロストーク（観測点１）

遠端クロストーク（観測点２）

⻘︓結合度「弱」

⾚︓結合度「強」

⼊⼒パルス

58mV

-71mV

観測点２

観測点１

⼊⼒パルス

⻘︓結合度「弱」

50Ω終端

結合配線が伝搬遅延時間へ及ぼす影響（外層）

or

観測点

10ps

15ps

結合度「弱」

結合度「強」

Oddモード伝送 Evenモード伝送

外層配線の結合線路では、隣接配線の信号遷移次第で伝播遅延時間が変わる。

結合が強い程、Oddモード伝送とEvenモード伝送の遅延差は⼤きくなる。

Oddモード伝送 Evenモード伝送 Voltage, V Voltage, V

外層配線

結合 強／弱

によるODD/EVENモード遅延時間差

外層配線

結合 強／弱

によるODD/EVENモード遅延時間差

結合配線が伝搬遅延時間へ及ぼす影響（内層）

Oddモード伝送 Evenモード伝送

観測点

or

内層配線

結合 強／弱

によるODD/EVENモード遅延時間差

内層配線

結合 強／弱

によるODD/EVENモード遅延時間差

半導体動作と電源端⼦の電流・ノイズ

Vdd

GND

C

_decoup

_C

_bulk

C

_On-Chip

PKG

PCB

信号⽴上り時

充電電流

信号⽴下り時

放電電流

I/O

Core

⊿i

_SSN

=

⊿i

_{1 I/O}

+⊿i

_{2 I/O}

+⊿i

_{3 I/O}

+・・・+⊿i

_{n I/O}

Core回路

貫通電流

I/O回路

貫通電流

Vdd

LSI電源端⼦に流れる電流 × 電源供給系のインピーダンス ＝ 電源電圧変動 (ノイズ)

幅広い周波数で半導体電源端⼦のインピーダンスを下げ、ノイズを減らす

I/O

CHIP

コンデンサの効きを⾼周波化させる実装設計

⾚︓VDD_core

⽔⾊︓GND

1 10 100 1 [ Ω ]

半導体PKG電源端⼦からみたZ

11 従来設計

Z

引出し

ビア

引出し

ESL

ESL

引出し

ビア

引出し

パスコン

電源

GND

BGA

搭載部位

「引き出し線」「ビア」の

低インダクタンス化

従来設計

電源品質が信号品質へ与える影響

Eye height︓337mV

Z11（⼀部パスコン無し）

Z11（パスコンをフル実装）

部品実装品のDDR4のVDD（シミュレーション結果）

Z11（⼀部パスコン無し）

Z11（パスコンをフル実装）

Eye height︓280mV

1.2V 1.26V 1.14V 1.2V 1.26V 1.14V 1.2V 1.2V

150mV/div, 82ps/div 150mV/div, 82ps/div

FPGA-DDR4 2400Mbpsの事例

・VDD（1.2V）電源のインプット・インピーダンス

低減が不⼗分な場合、データ信号の波形品質

が劣化

・電磁界解析ソフトを有効活⽤し、パターン設計

段階で電源の低インピーダンス設計を実現

１．メモリ概要

２．基板設計の留意点

３．開発事例

DDR4対応

LPDDR4対応

実測(観測点移動)

⽬次

⾼速DRAM搭載基板の設計〜製造

(ii) ⾼速信号の配線条件の決定（プレシミュレーション）

②特性インピーダンスコントロール等のための層構成・配線仕様の検討

③パターン設計

(iii) 配線配置

④基板製造・部品実装

⑤評価

(iv) パターンデータにもとづく検証（ポストシミュレーション）

(i) 部品配置

①回路図・部品表、制約事項

(v) 部品・配線配置、部品定数等の変更〜再検証

DDR4メモリ搭載基板実績

●メモリコントローラ

FMC FMC Examax DDR4 DDR4 DDR4 DDR4 CPU XCKU-95-2FFVA1156 MT40A256M 16GE-083E Examax

●プリント基板

Xilinx社デザインガイド（特性インピーダンス）

①デバイス

引き出し

②メイン

③メモリ

引き出し

④メモリ

間

抵抗まで

⑤終端

単位

クロック

86

76

86

90

76

Ω

アドレス

50

36

50

50

39

Ω

①デバイス

引き出し

②メイン

③メモリ

引き出し

単位

DQS

86

76

86

Ω

DQ

50

39

50

Ω

■特性インピーダンス

■特性インピーダンス

メモリ1

終端抵抗

①

②

④

④

④

⑤

③

③

③

③

メモリ2

メモリ3

メモリ4

デバイス

①

②

③

デバイス

メモリ

FPGA直下の引き出し部

Xilinx社デザインガイド（スキュー）

■スキュー

■スキュー

信号

スキューの制約（ps）

スキューの制約（mm）

アドレス/コマンドの

中間値に対するCK

(中間値+42)±8

(中間値+6.35)±1.19

アドレス/コマンド

8

1.19

CK_pとCK_n

2

0.30

DQSに対するDQ

±10

±1.47

DQS_pとDQS_n

２

0.30

DQSに対するCK

-149 ~ 1796

-22.3 ~ 269

初段 メモリ 初段 メモリ 最後段 メモリ最後段 メモリ アドレス コマンド アドレス コマンド メモリ メモリ

BGAプローブアダプタ/スペーサ

Tr(20-80%) 261ps 275ps

適⽤状態

BGAプローブ基板なし あり（介在時）

外観・適⽤例 1600Mbps受信波形

DDR4-SDRAM⽤BGAプローブ基板

x16⽤

x4, x8⽤

スペーサー スペーサー

介在の影響⼩

介在の影響⼩

1. 全信号、全電源の

観測が可能

2. スペーサーの併⽤で

密集部も測定可能

3. InfiniiSim⽤

Sパラメータ提供

適⽤例(スペーサー込み)

マザーボード(実装基板)

測定対象のメモリ

（DDR2/DDR3/DDR4/LPDDR4）

BGAプローブ・アダプター

SDRAM

スペーサー

オシロスコープ (Keysight

Infiniium 9000/90000など）

InfiniiSim適⽤による観測点移動

InfiniiSimにより観測点をBGAプローブアダプターからメモリ側へ（Write信号に適⽤）

Probe特性

interposer特性

DDR

CPU

観測点移動

A

B

DDR SDRAM

A

B

CPU側

観測点

移動

DDR4-2400 DQ0信号

Application Preset︓Remove loading effects of a DDR interposer and probe

DDR3/4コンプライアンス試験ソフトウェア

DRAM

プローブアダプタ

＋スペーサー

まとめ

DDR3,DDR4,LPDDR4を主な題材として

⾼速DRAM搭載基板の設計⼿法や開発ソリューションを紹介

１．DDR3/4，LPDDR4基板設計のポイント

伝送速度の⾼速化、電源の低電圧化により、タイミング設計がより厳しくなる。

以下によるタイミングマージンの確保が重要。

①等遅延配線 ②インピーダンスマッチング ③クロストーク低減 ④電圧変動の抑制

２．RITAエレクトロニクスが提供する開発ソリューション

・ プレシミュレーション・・・SI解析による半導体の設定検討、配線仕様検討

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■RITAエレクトロニクス株式会社HP ＆ 各営業拠点（東京・⼤阪・名古屋）

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