この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。
7. Cyclone III デバイスの
I/O 機能
はじめに
今日のボード・デザインに影響を与える 2 つの重要な要因によって、Cyclone®III デバイスの I/O 機能のデザインが向上しました。1 つは多
くの低コスト・アプリケーションでの I/O 規格の多様化です。もう 1 つ は、要求される I/O 性能の大幅な向上です。当社の目的は、このような デザイン・ニーズに容易かつ柔軟に対応できるデバイスの作成でした。 Cyclone III の I/O の柔軟性は、前世代の低コスト FPGA よりも改善さ れ、すべての I/O バンクですべての I/O 規格を選択できるようになりま した。On-Chip Termination（OCT）サポートの改善、および専用の差 動バッファの追加により、ディスプレイ・システム・インタフェースな どの多くのアプリケーションで、外部抵抗が不要になりました。アルテ ラの Quartus® II ソフトウェアは、強力なピン・プランニング機能を備 えた完璧なソリューションを提供しており、ユーザはデザイン・ファイ ルを入手する前でも I/O システム・デザインの計画や最適化を行うこと ができます。
概要
各 Cyclone III デバイスの I/O ピンには、Cyclone III デバイス周辺のロジック・アレイ・ブロック（LAB）のロウおよびカラムの末端にある I/O エレメント（IOE）から信号が供給されます。これらの I/O ピンはさま ざまなシングル・エンドおよび差動 I/O 規格をサポートします。各 IOE 内には、双方向 I/O バッファと、入力信号、出力信号、出力イネーブル 信号などをラッチする 5 個のレジスタがあります。Cyclone III の I/O は 幅広い機能をサポートします。 ■ 非電圧リファレンス形式および電圧リファレンス形式のシングル・ エンド I/O 規格 ■ 差動 I/O 規格 ■ 出力ドライブ能力コントロール ■ プログラマブル・スルー・レート・コントロール ■ オープン・ドレイン出力 ■ バス・ホールド回路 ■ PCI クランプ・ダイオード ■ ユーザ・モードのプログラマブル・プルアップ抵抗 ■ プログラム可能な入力および出力遅延
■ プログラム可能な LVDS（Low-Voltage Differential Signaling）プリ
エンファシス
■ キャリブレーション付き / なしの On-Chip Termination
Cyclone III の
I/O エレメント
Cyclone III デバイスの IOE は、1 個の双方向 I/O バッファと、完全な形 で組み込まれた双方向のシングル・データ・レート転送に対する 5 個の
レジスタから構成されています。図 7-1に Cyclone III の IOE 構造を示し
ます。IOE は 1 個の入力レジスタ、2 個の出力レジスタ、および 2 個の 出力イネーブル・レジスタを備えています。2 個の出力レジスタと 2 個 の出力イネーブル・レジスタは、ダブル・データ・レート（DDR）アプ リケーションに使用されます。入力レジスタは高速セットアップ・タイ ム用に、出力レジスタは高速「Clock-to-Output」タイム用に使用できま す。さらに、出力イネーブル（OE）レジスタを、高速の「Clock-to-Output」 イネーブル・タイミングに使用することもできます。IOE は入力、出力、 または双方向のデータ・パスに使用できます。
図 7-1. Cyclone III の IOE 構造
図 7-1の注 : (1) ロジック・アレイへの組み合わせ入力またはラッチ付き入力には、2 つのパスを使用できます。各パスに プログラム可能な固有の遅延チェインが含まれています。 D Q D Q D Q D Q Output Register Output Register Input (1) Output B Output A OE Logic Array OE Register OE Register Input Register CLK_Out CLK_In D Q
Cyclone III の I/O エレメント
IOE は、Cyclone III デバイス周辺の I/O ブロック内に配置されていま す。ロジック・エレメント（LE）の多いデバイスか I/O の多いデバイス かに応じて、ロウ I/O ブロックあたり最大 4 個の IOE、カラム I/O ブ ロックあたり（カラム I/O ブロックは 2 つのカラムをカバー）最大 5 個 の IOE があります。 ロウ I/O ブロックは、ロウ、カラム、またはダイレクト・リンク・イン タコネクトをドライブします。カラム I/O ブロックはカラム・インタコ ネクトをドライブします。図 7-2に、ロジック・アレイへのロウ I/O ブ ロックの接続方法を示します。図 7-3と7-4には、ロジック・アレイへ のカラム I/O ブロックの接続方法を示します。
Cyclone III の配線アーキテクチャについて詳しくは、「Cyclone III デバ イス・ハンドブック」の「Cyclone III デバイスの MultiTrack インタコネ クト」の章を参照してください。
図 7-2. インタコネクトへのロウ I/O ブロックの接続
図 7-2の注 :
(1) 各ロウ I/O ブロックで最大 4 個の IOE をサポートするために、32 本のデータ信号およびコントロール信号
が使用されます。
(2) ロウ I/O ブロックの 4 個の IOE はそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2 つ持
つことができます。
32 R24 Interconnect C4 Interconnect
I/O Block Local Interconnect
32 Data & Control Signals from Logic Array (1) io_dataina[3..0] io_datainb[3..0] Horizontal I/O Block Contains up to Four IOEs Direct Link Interconnect to Adjacent LAB Direct Link Interconnect from Adjacent LAB LAB Local Interconnect LAB Horizontal I/O Block R4 Interconnect (2) io_clk[5..0]
Cyclone III の I/O エレメント 図 7-3. 集積度の高いデバイス（EP3C5、EP3C10、EP3C25、EP3C55、EP3C80、EP3C120）の インタコネクトへのカラム I/O ブロックの接続 図 7-3の注 : (1) 2 つのカラム I/O ブロックあたり最大 4 個の IOE をサポートするために、32 本のデータ信号およびコント ロール信号が使用されます。
(2) カラム I/O ブロックの 4 個の IOE はそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2 つ
持つことができます。 32 Data & Control Signals
from Logic Array (1) Column I/O
Block Contains up to Four IOEs I/O Block Local Interconnect IO_dataina[3:0] IO_datainb[3:0](2) R4 & R24 Interconnects LAB Local Interconnect C4 Interconnect 32
LAB LAB LAB
io_clk[5..0] Column I/O Block
C16 Interconnect C4 Interconnect C16 Interconnect LAB Local Interconnect LAB Local Interconnect
図 7-4. I/O の多いデバイス（EP3C16 と EP3C40）のインタコネクトへのカラム I/O ブロックの接続
図 7-4の注 :
(1) 2 つのカラム I/O ブロックあたり最大 5 個の IOE をサポートするために、40 本のデータ信号およびコント
ロール信号が使用されます。
(2) カラム I/O ブロックの 5 個の IOE はそれぞれ、io_datain（組み合わせまたはラッチ付き）入力を 2 つ
持つことができます。 40 Data & Control Signals from Logic Array (1)
Column I/O Block Contains up to Four IOEs I/O Block Local Interconnect IO_dataina[4:0] IO_datainb[4:0](2) R4 & R24 Interconnects LAB Local Interconnect
LAB LAB LAB
io_clk[5..0] Column I/O Block
Cyclone III の I/O エレメント ピンのdatain 信号は、ロジック・アレイをドライブできます。ロジッ ク・アレイはコントロール信号とデータ信号をドライブし、柔軟な配線 リソースを提供します。ロウまたはカラム IOE クロック（io_clk[5..0]） は、低スキューで高速のクロック専用配線リソースを提供します。グロー バル・クロック・ネットワークは、ロウまたはカラム I/O 領域に供給す る IOE クロックを生成します。 各 IOE には、以下のコントロール信号に対する独自のコントロール信号 選 択 機 能 が あ り ま す。oe、ce_in、ce_out、aclr/preset、 sclr/preset、clk_in、および clk_out.図 7-5に、コントロール信号 の選択機能を示します。 図 7-5. IOE 別のコントロール信号選択機能 双方向動作では、高速セットアップ・タイムを必要とする入力データに 入力レジスタを使用できます。入力レジスタは、OE レジスタおよび出 力レジスタとは別の独自のクロック入力およびクロック・イネーブルを 備えています。出力レジスタは、高速の「Clock-to-Output」遅延を必要 とするデータに使用できます。OE レジスタは、高速の「Clock-to-output」 イネーブル・タイミングに使用されます。OE および出力レジスタは、関 連 LAB、I/O 専用クロック、カラム・インタコネクト、ロウ・インタコ Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect clk_in ce_in ce_out sclr/preset Dedicated I/O Clock [5..0] io_coe oe io_csclr io_caclr aclr/preset io_cce_out io_cee_in clk_out io_cclk
ネクトのローカル・インタコネクトからの同じクロック・ソースおよび 同じクロック・イネーブル・ソースを共有します。すべてのレジスタは sclr と aclr を共有しますが、各レジスタは sclr と aclr を個別にディ
セーブルすることができます。図 7-6 に双方向 I/O コンフィギュレー
ションの IOE を示します。
図 7-6. 双方向 I/O コンフィギュレーションの Cyclone III IOE
D Q ENA D Q ENA D Q ENA VCCIO VCCIO Optional PCI Clamp Programmable Pull-Up Resistor Bus Hold Input Pin to Input Register Delay or Input Pin to Logic Array Delay Output Pin Delay Input Register clkin oe_in data_in0 data_in1 sclr/ preset Chip-Wide Reset aclr/prn oe_out clkout OE OE Register
Current Strength Control Open-Drain Out Column
or Row Interconnect
io_clk[5..0]
Slew Rate Control
ACLR /PRN ACLR /PRN ACLR /PRN Output Register
I/O エレメントの特長
I/O エレメント
の特長
プログラマブル・ドライブ能力
Cyclone III デバイスの各 I/O ピンの出力バッファは、特定の I/O 規格 に適合させるためのプログラマブル・ドライブ能力コントロール機能が 内蔵されています。LVTTL、LVCMOS、SSTL-2 Class I および II、SSTL-18 Class I および II、HSTL-II、SSTL-18 Class I および II、HSTL-15 Class I および II、HSTL-12 Class I および II 規格は、複数のレベルのドライブ能力があ り、ユーザがコントロールすることができます。
ドライブ能力機能の設定方法について詳しくは、「Quartus II ソフトウェ
ア・ハンドブック Volume 2」の「Assignment Editor」の章を参照して ください。 表 7–1に、I/O 規格で設定可能なドライブ能力のコントロールを示しま す。これらのプログラマブル・ドライブ能力設定は、システム・ノイズ の低減と併せて、同時スイッチング出力（SSO）の影響を抑えるのに役 立つ貴重なツールです。サポートされる設定により、デバイス・ドライ バは対応する I/O 規格のIOHおよびIOLの仕様を満足します。 プログラマブル・ドライブ能力を使用する場合、直列 On-Chip Termination は使用できません。 表 7–1. プログラマブル・ドライブ能力 (1) （１ / ３） I/O 規格 IOH / IOLの設定電流値 (mA) トップおよびボトムの I/O ピン数 左および右のI/O バンク 1.2 V LVCMOS 2 2 4 4 6 6 8 8 10 10 12 — 1.5 V LVCMOS 2 2 4 4 6 6 8 8 10 10 12 12 16 16
1.8 V LVTTL/LVCMOS 2 2 4 4 6 6 8 8 10 10 12 12 16 16 2.5 V LVTTL/LVCMOS 4 4 8 8 12 12 16 16 3.0 V LVCMOS 4 4 8 8 12 12 16 16 3.0 V LVTTL 4 4 8 8 12 12 16 16 3.3 V LVCMOS (2) 2 2 3.3 V LVTTL (2) 4 4 8 8 HSTL-12 Class I 8 8 10 10 12 — HSTL-12 Class II 14 — HSTL-15 Class I 8 8 10 10 12 12 HSTL-15 Class II 16 16 表 7–1. プログラマブル・ドライブ能力 (1) （２ / ３） I/O 規格 IOH / IOLの設定電流値 (mA) トップおよびボトムの I/O ピン数 左および右のI/O バンク
I/O エレメントの特長
Cyclone III デバイスは、いくつかの簡単なガイドラインに従い、3.3 V お よび 3.0 V の I/O 規格を使用する 3.3 V システムにインタフェースでき ます。詳 しく は、「AN 447: Cyclone III デバ イス の 3.3 V/3.0 V/2.5 V LVTTL/LVCMOS I/O システムとのインタフェース」を参照してくださ い。
スルー・レート・コントロール
各 Cyclone III デバイス I/O ピンの出力バッファは、オプションのプロ グラマブル出力スルー・レートを提供し、サポートされる各 I/O 規格に 対し低速、中速、高速の 3 通りの設定を行います。デフォルトのスルー・ レートは最速設定です。高速スルー・レートを指定した場合は、高性能 システムに対応した高速転送が行われます。しかし、このような高速転 送によりシステムにノイズ・トランジェントが生じる可能性があります。 低速スルー・レートを指定した場合は、システム・ノイズが減少します HSTL-18 Class I 8 8 10 10 12 12 HSTL-18 Class II 16 16 SSTL-18 Class I 8 8 10 10 12 12 SSTL-18 Class II 12 12 16 16 SSTL-2 Class I 8 8 12 12 SSTL-2 Class II 16 16 表 7–1の注 :
(1) Quartus II の I/O Standard で、リファレンス電圧を必要としていない信号と
HSTL/SSTL Class I でキャリブレーション付きの場合、OCT のデフォルト 設定は 50 Ω です。HSTL/SSTL Class II でキャリブレーションなしの場合、 OCT のデフォルト設定は 25 Ω です。 (2) Quartus II ソフトウェアでのデフォルトの電流設定は、3.3 V LVTTL および 3.3 V LVCMOS の I/O 規格について太字のイタリック体で強調表示されて います。 表 7–1. プログラマブル・ドライブ能力 (1) （３ / ３） I/O 規格 IOH / IOLの設定電流値 (mA) トップおよびボトムの I/O ピン数 左および右のI/O バンク
が、立ち上がりと立ち下がりエッジに一定の遅延が追加されます。各 I/O ピンには個別にスルー・レート・コントロール機能が提供されているた め、ユーザはピン単位でスルー・レートを指定することができます。ス ルー・レート・コントロールは、立ち上がりと立ち下がりエッジの両方 に影響を与えます。スルー・レート・コントロールは、ドライブ能力 8 mA 以上のシングル・エンド I/O 規格に使用できます。3.3 V LVTTL および 3.3 V LVCMOS の I/O 規格は、スルー・レート・コントロールを サポートしていません。 スルー・レート機能の設定方法について詳しくは、「Quartus II ソフト ウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照 してください。
オープン・ドレイン出力
Cyclone III デバイスは、各 I/O ピンに対しオプションでオープン・ドレ イン（オープン・コレクタと同等）出力を提供します。このオープン・ ドレイン出力により、システムの複数のデバイスのいずれかでアサート されるシステム・レベルのコントロール信号（インタラプト信号やライ ト・イネーブル信号など）を発信します。
オープン・ドレイン出力機能の設定方法について詳しくは、「Quartus II
ソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章 を参照してください。
バス・ホールド
Cyclone III デバイスのユーザ I/O ピンは、オプションでバス・ホールド 機能を提供しています。バス・ホールド回路は、I/O ピンの信号を最後 にドライブされた状態で保持します。バス・ホールド機能は、次の入力 信号が現れるまで、最後にドライブされた状態にピンを保持するため、 バスがトライ・ステートになったとき、信号レベルを保持するための外 部プルアップまたはプルダウン抵抗が不要になります。 バス・ホールド回路は、ノイズによって高周波数スイッチングが予定外 に発生しそうな場合、ドライブされていないピンを入力スレッショルド 電圧から離します。この機能は、ユーザが各 I/O ピンに対して個別に選 択できます。バス・ホールド出力のドライブは VCCIOを超えずに、信号 のオーバ・ドライブを防ぎます。 バス・ホールド機能がイネーブルの場合、プログラマブル・プ ルアップ・オプションは使用することができません。I/O ピン が差動信号用にコンフィギュレーションされているときは、バ ス・ホールド機能をディセーブルにしてください。バス・ホー ルド回路は、専用クロック・ピンでは使用できません。
I/O エレメントの特長 バス・ホールド回路は、コンフィギュレーション完了後にのみアクティ ブになります。ユーザ・モードに移行すると、バス・ホールド回路はコ ンフィギュレーションの終了時にピンに与えられた値をキャプチャしま す。 バス・ホールド機能の設定方法について詳しくは、「Quartus II ソフト ウェア・ハンドブック Volume 2」の「Assignment Editor」の章を参照 してください。
この抵抗を通じてドライブされる各 VCCIO電圧の特定の保持電流、およ
び次にドライブされる入力レベルの特定に使用されるオーバ・ドライブ 電流については、「Cyclone III デバイス・ハンドブック Volume 2」の 「DC & スイッチング特性」の章を参照してください。
プログラマブル・プルアップ抵抗
Cyclone III デバイスの各 I/O ピンは、ユーザ・モードで使用されるプロ グラマブル・プルアップ抵抗をオプションで提供します。この機能を 1 つの I/O ピンに対してイネーブルにすると、プルアップ抵抗は出力ピン が存在するバンクの VCCIOレベルに出力を保持します。 プログラマブル・プルアップがイネーブルの場合、バス・ホー ルド機能は使用することができません。プログラマブル・プル アップ抵抗は、専用コンフィギュレーション、JTAG（Joint Test Action Group）、および専用クロック・ピンではサポートされ ていません。 プ ロ グ ラ マ ブ ル・プ ル ア ッ プ 抵 抗 の 設 定 方 法 に つ い て 詳 し く は、 「Quartus II ソフトウェア・ハンドブック Volume 2」の「Assignment
Editor」の章を参照してください。
プログラマブル遅延
Cyclone III デバイスの IOE は、ゼロ・ホールド・タイムの維持、セット アップ・タイムの最小化、clock-to-output 時間の向上を実現するプログ ラマブル遅延を備えています。 レジスタを直接ドライブするピンのパスに、0 ns のホールド・タイムを 確保するための遅延が必要になることがありますが、組み合わせ回路の ロジックを通じてレジスタをドライブするピンのパスに遅延が不要にな る場合もあります。プログラマブル遅延は、セットアップ・タイムを最 小限にします。Quartus II のコンパイラは、このような遅延をプログラ ムして、0 ns のホールド・タイムを維持しながら、セットアップ・タイ
ムを自動的に最小限に抑えます。プログラマブル遅延は、出力レジスタ のレジスタからピンまでの遅延を増加させることもできます。表 7–2に、 Cyclone III デバイスのプログラマブル遅延を示します。 IOE には入力がロジック・アレイに到達するためのパスが 2 つあります。 2 つのパスはそれぞれ異なる遅延を持つことができます。これにより、ピ ンからデバイスの 2 つの異なる領域内にある内部 LE レジスタまでの遅 延を調整することができます。2 つの組み合わせ入力遅延は、パスごと に Quartus II ソフトウェアの Input delay from pin to internal cells ロ ジック・オプションを使用して設定します。ピンが入力レジスタを使用 する場合、遅延のいずれかが無視され、遅延は Quartus II ソフトウェア の Input delay from pin to input register ロジック・オプションを使用 して設定されます。 各 I/O ブロックの IOE レジスタは、プリセットおよびクリア機能で同じ 信号ソースを共有します。ユーザは個々の IOE に対するプリセットまた はクリアをプログラムすることができますが、両方の機能を同時に使用 することはできません。また、コンフィギュレーション完了後の電源投 入時に、レジスタの初期値を High または Low に設定することができま す。初期値が Low に設定された場合は、非同期クリアでレジスタをコン トロールできます。High に設定された場合は、非同期プリセット信号 でレジスタをコントロールすることができます。この機能により、電源 投入後に別のデバイスからのアクティブLowの入力信号による意図しな い動作の発生を防止できます。IOE 内の 1 個のレジスタがプリセットま たはクリア信号を使用する場合、その IOE 内のすべてのレジスタはプリ セットまたはクリアが必要であれば同じ信号を使用しなければなりませ ん。さらに、ユーザは IOE レジスタに同期リセット信号を使用できます。 入力および出力ピンの遅延の設定方法について詳しくは、「Quartus II ハ ンドブック Volume 2」の「面積およびタイミングの最適化」の章を参照 してください。 表 7–2. Cyclone III のプログラマブル遅延チェイン プログラマブル遅延 Quartus II ロジック・オプション 入力ピンからロジック・アレイまでの 遅延 ピンから内部セルまでの入力遅延 入力ピンから入力レジスタまでの遅延 ピンから入力レジスタまでの入力遅延 出力ピン遅延 出力レジスタから出力ピンまでの遅延
On-Chip Termination のサポート
PCI クランプ・ダイオード
Cyclone III デバイスは、各 I/O ピンに対してオプションで PCI クラン プ・ダイオードを使用した入力および出力を提供します。PCI クランプ・ ダ イ オ ー ド は、3.3 V LVTTL、3.3 V LVCMOS、3.0 V LVTTL、3.0 V LVCMOS、PCI、および PCI-X の各 I/O 規格で使用できます。入力 I/O 規格が、3.3 V LVTTL、3.3 V LVCMOS、3.0 V LVTTL、3.3 V LVCMOS、 PCI、または PCI-X の場合、PCI クランプ・ダイオードは Quartus II に よってデフォルトでイネーブルにされます。
PCI クランプ・ダイオード機能の設定方法について詳しくは、「Quartus II
ソフトウェア・ハンドブック Volume 2」の「Assignment Editor」の章 を参照してください。
Cyclone III PCI クランプ・ダイオードのサポートについて詳しくは、 「AN 447: Cyclone III デバ イ スの 3.3 V/3.0 V/2.5 V LVTTL/LVCMOS
I/O システムとのインタフェース」を参照してください。
LVDSトランスミッタのプログラマブル・プリエンファシス
Cyclone III 専用 LVDS トランスミッタは、プログラマブル・プリエン ファシスをサポートします。プログラマブル・プリエンファシスは、伝 送線路の周波数依存減衰の補正に使用されます。プログラマブル・プリ エンファシスによって出力信号の高周波成分の振幅が大きくなり、それ によって伝送線路の高周波損失の大半が相殺されます。 プログラマブル・プリエンファシスは、オンおよびオフ設定をサポート します。必要なプリエンファシスの量は、伝送線路内の高周波成分の増 幅に依存します。また、プリエンファシスにより出力信号の低周波成分 の振幅も減少するため、デザインに合わせて設定を調整する必要があり ます。 Cyclone III の高速差動インタフェースのサポートについて詳しくは、 「Cyclone III デバイス・ハンドブック」の「Cyclone III デバイスの 高速差動インタフェース」の章を参照してください。
On-Chip
Termination
のサポート
Cyclone III デバイスは、I/O インピーダンス・マッチングおよび終端機能 を可能にする On-Chip Termination（OCT）を備えています。On-Chip Termination により、反射の防止およびシグナル・インテグリティの維持 が容易になり、同時にピン数の多いボール・グリッド・アレイ（BGA） パッケージ内の外部抵抗の必要性が最小限に抑えられます。Cyclone III デ バイスは、シングル・エンド出力および双方向ピンに対して、I/O ドライ バのチップ内インピーダンス・マッチングと直列 On-Chip Termination を 提供します。
直列 On-Chip Termination を使用する場合、プログラマブル・ ドライブ能力は使用できません。
Cyclone III デバイスには、On-Chip Termination を実装する方法が 2 通 りあります。
■ キャリブレーション付き OCT
■ キャリブレーションなし OCT
キャリブレーション付き On-Chip Termination
Cyclone III デバイスは、すべてのバンクにおいてキャリブレーション付 き 直 列 On-Chip Termination を サ ポ ー ト し ま す。直 列 On-Chip Termination のキャリブレーション回路は、I/O バッファの総インピー
ダンスを、RUPピンとRDNピンに接続された外部 25 Ω ±1% 抵抗または外
部 50 Ω ±1% 抵抗と比較し、両者が一致するまで I/O バッファ・インピー
ダンスをダイナミックに調整します（図 7-7を参照）。図 7-7に示す RS
は、I/O バッファを構成するトランジスタに固有のインピーダンスです。
図 7-7. Cyclone III のキャリブレーション付き直列 On-Chip Termination
キャリブレーション付き On-Chip Termination は、OCT キャリブレー ション・ブロック回路を使用して達成されます。バンク 2、4、5、およ び 7 には OCT キャリブレーション・ブロックが 1 つあります。各キャ リブレーション・ブロックは、I/O バンクの各サイドをサポートします。 同じキャリブレーション・ブロックを共有する I/O バンクが 2 つあるた め、両方のバンクが OCT キャリブレーションをイネーブルにしている 場合、両バンクの VCCIOが等しくなければなりません。2 つの関連する バンクの VCCIOが異なる場合、キャリブレーション・ブロックが存在す
Cyclone III Driver Series Impedance Receiving Device VCCIO RS RS ZO GND
On-Chip Termination のサポート
るバンクのみ OCT キャリブレーションをイネーブルにすることができ
ます。図 7-8に、OCT キャリブレーション・ブロック配置のトップ・レ
ベル・ビューを示します。
図 7-8. Cyclone III OCT ブロックの配置
各キャリブレーション・ブロックには、RUPピンとRDN ピンのペアがあ ります。キャリブレーション付き OCT を使用する場合、これらの 2 本 のピンを 25 Ω ±1% または 50 Ω ±1% の外部抵抗に接続する必要がありま す。外部抵抗はコンパレータを使用して内部抵抗と比較されます。コン パレータの出力結果は OCT キャリブレーション・ブロックで使用され、 バッファ・インピーダンスをダイナミックに調整します。OCT キャリブ レーションが使用されない場合、RUPピンとRDNピンを通常の I/O とし て使用できます。
キャリブレーションなし On-Chip Termination
Cyclone III デバイスは、標準 25 Ω または 50 Ω の伝送線路のインピーダ ンスとのドライバ・インピーダンスのマッチングをサポートします。On-Chip Termination を出力ドライバと共に使用した場合、出力ドライバの インピーダンスは 25 Ω または 50 Ω に設定されます。Cyclone III デバイ スは、SSTL-2 および SSTL-18 に対して I/O ドライバ直列終端（RS= 50 Ω）I/O Bank 8 I/O Bank 7
I/O bank with calibration block
I/O bank without calibration block
Calibration block coverage
I/O Bank 3 I/O Bank 4
I/O Bank 1
I/O Bank 2
I/O Bank 6
I/O Bank 5
もサポートします。図 7-9 に、キャリブレーションなしの On-Chip
Termination に対するシングル・エンド I/O 規格を示します。図中のRS
は、固有のトランジスタ・インピーダンスです。
図 7-9. Cyclone III のキャリブレーションなし直列 On-Chip Termination
すべての I/O バンクおよび I/O ピンは、インピーダンス・マッチング と直列終端をサポートします。専用コンフィギュレーション・ピンおよ び JTAG ピンは、インピーダンス・マッチングも直列終端もサポートし ません。表 7–3に、インピーダンス・マッチングと直列終端をサポート する I/O 規格を示します。 表 7–3. キャリブレーションなしの On-Chip Termination を使用した 選択可能な I/O ドライバ （１ / ２） I/O 規格 キャリブレーションなし 直列 On-Chip Termination の設定 ロウ I/O カラム I/O 単位 3.0 V LVTTL 50 50 Ω 25 25 Ω 3.0 V LVCMOS 50 50 Ω 25 25 Ω 2.5 V LVTTL/LVCMOS 50 50 Ω 25 25 Ω 1.8 V LVTTL/LVCMOS 50 50 Ω 25 25 Ω
Cyclone III Driver Series Impedance Receiving Device VCCIO RS RS ZO GND
On-Chip Termination のサポート
直列 On-Chip Termination は、すべての I/O バンクでサポートされます。 特定の I/O バンクで直列 On-Chip Termination をイネーブルにできるよ
うに、VCCIOと VREFはすべての I/O ピンで互換性がなければなりませ
ん。異なるRS値をサポートする I/O 規格は、VCCIOと VREFが競合しな
い限り、同じ I/O バンク内に存在できます。
インピーダンス・マッチングは出力ドライバの機能を使用して実装され、 プロセス、電圧、および温度に応じて、ある程度変動します。
許容差の仕様については、「Cyclone III デバイス・ハンドブック Volume
2」の「DC ＆スイッチング特性」の章を参照してください。 1.5 V LVCMOS 50 50 Ω 25 25 Ω 1.2 V LVCMOS 50 50 Ω — 25 Ω SSTL-2 Class I 50 50 Ω SSTL-2 Class II 25 25 Ω SSTL-18 Class I 50 50 Ω SSTL-18 Class II 25 25 Ω HSTL-18 Class I 50 50 Ω HSTL-18 Class II 25 25 Ω HSTL-15 Class I 50 50 Ω HSTL-15 Class II 25 25 Ω HSTL-12 Class I 50 50 Ω HSTL-12 Class II — 25 Ω 表 7–3. キャリブレーションなしの On-Chip Termination を使用した 選択可能な I/O ドライバ （２ / ２）
I/O 規格
Cyclone III デバイスは、複数のシングル・エンド I/O 規格および差動 I/O 規格をサポートします。Cyclone III デバイスは、3.3、3.0、2.5、1.8、および 1.5 V の I/O 規格以外に、1.2 V I/O 規格もサポートします。表 7–4
に、Cyclone III デバイスでサポートされる I/O 規格と、それらの I/O 規 格をサポートする I/O ピンをまとめています。
表 7–4. Cyclone III がサポートする I/O 規格および制約 （１ / ３）
I/O 規格 タイプ 規格 サポート VCCIO Level トップおよびボトムの I/O ピン数 I/O ピンサイド 入力 出力 CLK、DQS PLL_OUT ユーザ I/O ピン数 CLK、 DQS ユーザ I/O ピン数 3.3 V LVTTL (1) シングル・ エンド JESD8-B 3.3 V/ 3.0 V/ 2.5 V 3.3 V √ √ √ √ √ 3.3 V LVCMOS (1) シングル・ エンド JESD8-B 3.3 V/ 3.0 V/ 2.5 V 3.3 V √ √ √ √ √ 3.0 V LVTTL (1) シングル・ エンド JESD8-B 3.3 V/ 3.0 V/ 2.5 V 3.0 V √ √ √ √ √ 3.0 V LVCMOS (1) シングル・ エンド JESD8-B 3.3 V/ 3.0 V/ 2.5 V 3.0 V √ √ √ √ √ 2.5 V LVTTL/LVCMOS シングル・エンド JESD8-5 3.3 V/ 3.0 V/ 2.5 V 2.5 V √ √ √ √ √ 1.8 V LVTTL/LVCMOS シングル・エンド JESD8-7 1.8 V/ 1.5 V 1.8 V √ √ √ √ √ 1.5 V LVCMOS シングル・ エンド JESD8-11 1.8 V/ 1.5 V 1.5 V √ √ √ √ √ 1.2 V LVCMOS シングル・ エンド JESD8-12A 1.2 V 1.2 V √ √ √ √ √ SSTL-2 Class I リファレン ス電圧 JESD8-9A 2.5 V 2.5 V √ √ √ √ √ SSTL-2 Class II リファレン ス電圧 JESD8-9A 2.5 V 2.5 V √ √ √ √ √ SSTL-18 Class I リファレン ス電圧 JESD815 1.8 V 1.8 V √ √ √ √ √ SSTL-18 Class II リファレン ス電圧 JESD815 1.8 V 1.8 V √ √ √ √ √ HSTL-18 class I リファレン ス電圧 JESD8-6 1.8 V 1.8 V √ √ √ √ √
I/O 規格 HSTL-18 class II リファレン ス電圧 JESD8-6 1.8 V 1.8 V √ √ √ √ √ HSTL-15 Class I リファレン ス電圧 JESD8-6 1.5 V 1.5 V √ √ √ √ √ HSTL-15 Class II リファレン ス電圧 JESD8-6 1.5 V 1.5 V √ √ √ √ √ HSTL-12 Class I リファレン ス電圧 JESD8-16a 1.2 V 1.2 V √ √ √ √ √ HSTL-12 Class II リファレン ス電圧 JESD8-16a 1.2 V 1.2 V √ √ √ PCI と PCI-X シングル・ エンド — 3.0 V 3.0 V √ √ √ √ √ 差動SSTL-2 Class I または Class II 差動(2) JESD8-9A — 2.5 V √ 2.5 V — √ √ 差動 SSTL-18 Class I または Class II 差動(2) JESD815 — 1.8 V √ 1.8 V — √ √ 差動 HSTL-18 Class I または Class II 差動(2) JESD8-6 — 1.8 V √ 1.8 V — √ √ 差動 HSTL-15 Class I または Class II 差動(2) JESD8-6 — 1.5 V √ 1.5 V — √ √ 差動 HSTL-12 Class I または Class II 差動(2) JESD8-16A — 1.2 V √ 1.2 V — √ √ PPDS (3) 差動 — — 2.5 V √ √ √ LVDS 差動 — 2.5 V 2.5 V √ √ √ √ √ RSDS および mini-LVDS (3) 差動 — — 2.5 V √ √ √
表 7–4. Cyclone III がサポートする I/O 規格および制約 （２ / ３）
I/O 規格 タイプ 規格 サポート VCCIO Level トップおよびボトムの I/O ピン数 サイド I/O ピン 入力 出力 CLK、DQS PLL_OUT ユーザ I/O ピン数 CLK、 DQS ユーザ I/Oピン数
I/O 規格の終端
方法
この項では、電圧リファレンス形式 I/O 規格および差動 I/O 規格に推奨 される終端方法について説明します。 以下の I/O 規格では、JEDEC 規格に準拠する推奨終端方法は規定され ていません。 ■ 3.3 V LVTTL ■ 3.0 V LVTTL および LVCMOS ■ 2.5 V LVTTL および LVCMOS ■ 1.8 V LVTTL および LVCMOS ■ 1.5 V LVCMOS ■ 1.2 V LVCMOS ■ 3.0 V PCI および PCI-X LVPECL (4) 差動 — 2.5 V — √ √ 表 7–4の注 : (1) PCI クランプ・ダイオードは、3.3 Vおよび 3.0 V LVTTL/LVCMOSの場合にイネーブルにする必要があります。 (2) 差動 HSTL 出力および SSTL 出力は、2 番目の出力が反転としてプログラムされた 2 つのシングル・エン ド出力を使用します。差動 HSTL 入力および SSTL 入力は、差動入力を 2 つのシングル・エンド HSTL 入 力および SSTL 入力として扱い、一方のみデコードします。差動 HSTL および SSTL は、CLK ピンでのみサ ポートされます。 (3) PPDS、mini-LVDS、および RSDS は、出力ピンでのみサポートされます。 (4) LVPECL は、クロック入力でのみサポートされます。表 7–4. Cyclone III がサポートする I/O 規格および制約 （３ / ３）
I/O 規格 タイプ 規格 サポート VCCIO Level トップおよびボトムの I/O ピン数 サイド I/O ピン 入力 出力 CLK、DQS PLL_OUT ユーザ I/O ピン数 CLK、 DQS ユーザ I/Oピン数
I/O 規格の終端方法
電圧リファレンス形式 I/O 規格の終端
電圧リファレンス形式の I/O 規格では、入力リファレンス電圧（VREF） とターミネーション電圧（VTT）の両方が必要です。受信デバイスのリ ファレンス電圧は、図 7-10と7-11に示すように、送信デバイスの終端 電圧に追従します。図 7-10.Cyclone III HSTL I/O 規格の終端
HSTL Class I HSTL Class II External On-Board Termination OCT With and Without Calibration VTT 50 Ω 50 Ω VTT 50 Ω 50 Ω VTT 50 Ω
Transmitter Receiver Transmitter Receiver
VTT 50 Ω 50 Ω Transmitter Receiver VTT 50 Ω 50 Ω VTT 50 Ω Transmitter Receiver Cyclone III Series OCT 50 Ω Cyclone III Series OCT 25 Ω VREF VREF VREF VREF Termination
図 7-11.Cyclone III SSTL I/O 規格の終端
差動 I/O 規格の終端
差動 I/O 規格では、一般にレシーバ側で 2 つの信号間に終端抵抗が必要 です。終端の抵抗は、バスの差動負荷インピーダンスにマッチングする 必要があります（図 7-12と7-13を参照）。 Cyclone III デバイスは、差動 SSTL-2 および SSTL-18、差動 HSTL-18、 HSTL-15 および HSTL-12、PPDS、LVDS、RSDS、mini-LVDS、および LVPECL をサポートします。 SSTL Class I SSTL Class II External On-Board Termination OCT With and Without Calibration VTT 50 Ω 25 Ω 50 Ω VTT 50 Ω 25 Ω 50 Ω VTT 50 ΩTransmitter Receiver Transmitter Receiver
VTT 50 Ω 50 Ω Transmitter Receiver Cyclone III Series OCT 50 Ω VTT 50 Ω 25 Ω 50 Ω VTT 50 Ω Transmitter Receiver Cyclone III Series OCT VREF VREF VREF VREF Termination
I/O 規格の終端方法
図 7-12.Cyclone III 差動 HSTL I/O 規格の終端
Differential HSTL Class I Differential HSTL Class II
External On-Board Termination OCT Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 50 Ω 50 Ω VTT VTT Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 50 Ω 50 Ω VTT VTT Cyclone III Series OCT 25 Ω Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 50 Ω Cyclone III Series OCT Termination
図 7-13.Cyclone III 差動 SSTL I/O 規格の終端
Cyclone III による差動 PPDS、LVDS、mini-LVDS、および RSDS I/O 規 格の終端について詳しくは、「Cyclone III デバイス・ハンドブック」の 「Cyclone III デバイスの高速差動インタフェース」の章を参照してくだ
さい。
I/O バンク
Cyclone III デバイスの I/O ピンは I/O バンクにまとめられ、各バンクには独立したパワー・バスがあります。図 7-14に示すように、すべての
Cyclone III デバイスは 8 個の I/O バンクを備えています。デバイスの各 I/O ピンは 1 個の I/O バンクに関連付けられます。すべてのシングル・ エンド I/O 規格および差動 I/O 規格は、カラム I/O バンクでのみサポー トされる HSTL-12 クラス IIを除く、すべてのバンクでサポートされます。 Differential SSTL Class I Differential SSTL Class II
External On-Board Termination OCT Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 25 Ω 25 Ω Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 25 Ω 25 Ω 50 Ω 50 Ω VTT VTT Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 50 Ω 50 Ω VTT VTT Cyclone III Series OCT 25 Ω Transmitter Receiver 50 Ω 50 Ω 50 Ω 50 Ω VTT VTT 50 Ω Cyclone III Series OCT Termination
I/O バンク
図 7-14.Cyclone III デバイスの I/O バンク (1)
図 7-14の注 :
(1) これはシリコン・ダイの上面図です。これは参考図にすぎません。正確なピン配置については、ピン・リ
ストおよび Quartus II ソフトウェアを参照してください。
(2) 専用の PPDS、LVDS、mini-LVDS、および RSDS の I/O 規格は、ロウ I/O バンク 1、2、5、および 6 での
みサポートされます。カラム I/O バンクには外部抵抗が必要です。
(3) LVPECL I/O 規格はクロック入力ピンでのみサポートされます。この I/O 規格は、出力ピンではサポート
されていません。 (4) HSTL-12 Class II は、カラム I/O バンク 3、4、7、および 8 でのみサポートされます。 (5) 差動 SSTL-18 および SSTL-2、差動 HSTL-18、および HSTL-15 I/O 規格は、クロック入力ピンと PLL 出力 クロック・ピンでのみサポートされます。 (6) 差動 HSTL-12 I/O 規格は、クロック入力ピンと PLL 出力クロック・ピンでのみサポートされます。差動 HSTL-12 Class II は、カラム I/O バンク 3、4、7、および 8 でのみサポートされます。 All I/O Banks Support:
3.3-V LVTTL/LVCMOS 3.0-V LVTTL/LVCMOS 2.5-V LVTTL/LVCMOS 1.8-V LVTTL/LVCMOS 1.5-V LVCMOS 1.2-V LVCMOS PPDS LVDS RSDS mini-LVDS LVPECL (3) SSTL-2 class I and II SSTL-18 CLass I and II HSTL-18 Class I and II HSTL-15 Class I and II HSTL-12 Class I and II (4) Differential SSTL-2 (5) Differential SSTL-18 (5) Differential HSTL-18 (5) Differential HSTL-15 (5) Differential HSTL-12 (6) I/O Bank 8 I/O Bank 7
I/O Bank 3 I/O Bank 4
I/O Bank 2
I/O Bank 1
I/O Bank 5
表 7–5に、ピンが Cyclone III デバイスの I/O バンクで通常の I/O ピン として使用されるときにサポートされる I/O 規格を示します。
表 7–5. Cyclone III I/O 規格のサポート （１ / ２）
I/O 規格 I/O バンク 1 2 3 4 5 6 7 8 3.3 V LVCMOS √ √ √ √ √ √ √ √ 3.3 V LVTTL √ √ √ √ √ √ √ √ 3.0 V LVTTL √ √ √ √ √ √ √ √ 3.0 V LVCMOS √ √ √ √ √ √ √ √ 2.5 V LVTTL/LVCMOS √ √ √ √ √ √ √ √ 1.8 V LVTTL/LVCMOS √ √ √ √ √ √ √ √ 1.5 V LVCMOS √ √ √ √ √ √ √ √ 1.2 V LVCMOS √ √ √ √ √ √ √ √ 3.0 V PCI / PCI-X √ √ √ √ √ √ √ √ SSTL-18 Class I √ √ √ √ √ √ √ √ SSTL-18 Class II √ √ √ √ √ √ √ √ SSTL-2 Class I √ √ √ √ √ √ √ √ SSTL-2 Class II √ √ √ √ √ √ √ √ SSTL-18 Class I √ √ √ √ √ √ √ √ SSTL-18 Class II √ √ √ √ √ √ √ √ HSTL-18 Class I √ √ √ √ √ √ √ √ HSTL-18 Class II √ √ √ √ √ √ √ √ HSTL-15 Class I √ √ √ √ √ √ √ √ HSTL-15 Class II √ √ √ √ √ √ √ √ HSTL-12 Class I √ √ √ √ √ √ √ √ HSTL-12 Class II √ √ √ √ 差動 SSTL-2 (1) (1) (1) (1) (1) (1) (1) (1) 差動 SSTL-18 (1) (1) (1) (1) (1) (1) (1) (1) 差動 HSTL-18 (1) (1) (1) (1) (1) (1) (1) (1) 差動 HSTL-15 (1) (1) (1) (1) (1) (1) (1) (1) 差動 HSTL-12 (1) (1) (1) (1) (1) (1) (1) (1) PPDS (3) (3) (3) (3) (3) (3) (3) (3) (3) LVDS (2) √ √ √ √ √ √ √ √ RSDS および mini-LVDS (3) (3) (3) (3) (3) (3) (3) (3)
I/O バンク
各 Cyclone III I/O バンクには、電圧リファレンス形式の I/O 規格に対
応するために VREFバスがあります。VREF ピンを使用するときには、各 VREFピンを適切な電圧レベルに正しく接続しなければなりません。これ らのピンをVREFピンとして使用しない場合は、通常の I/O ピンとして 使用できます。ただし、通常のユーザ I/O ピンと共に使用するときには、 通常のユーザ I/O ピンよりもピンのキャパシタンスがわずかに大きくな ります。表 7–6に、各 I/O バンクのVREFピンの数をまとめています。 差動 LVPECL (4) (4) (4) (4) (4) (4) (4) (4) 表 7–5の注 : (1) これらの差動 I/O 規格は、クロック入力および専用 PLL_OUT 出力に対し てのみサポートされます。 (2) 専用 LVDS I/O 規格は、ロウ I/O バンクでのみサポートされます。カラム I/O バンクの LVDS I/O 規格には、外部抵抗ネットワークが必要です。 (3) この I/O 規格は出力に対してのみサポートされます。 (4) この I/O 規格はクロック入力に対してのみサポートされます。 表 7–6. I/O バンクあたりの VREFピンの数 （１ / ２） デバイス パッケージ ピン数 I/O バンク 1 2 3 4 5 6 7 8 EP3C5 EQFP 144 1 1 1 1 1 1 1 1 FBGA 256 1 1 1 1 1 1 1 1 EP3C10 EQFP 144 1 1 1 1 1 1 1 1 FBGA 256 1 1 1 1 1 1 1 1 EP3C16 EQFP 144 2 2 2 2 2 2 2 2 PQFP 240 2 2 2 2 2 2 2 2 FBGA 256 2 2 2 2 2 2 2 2 FBGA 484 2 2 2 2 2 2 2 2 EP3C25 EQFP 144 1 1 1 1 1 1 1 1 PQFP 240 1 1 1 1 1 1 1 1 FBGA 256 1 1 1 1 1 1 1 1 FBGA 324 1 1 1 1 1 1 1 1
表 7–5. Cyclone III I/O 規格のサポート （２ / ２）
I/O 規格 I/O バンク
各 Cyclone III I/O バンクは、独自の VCCIOピンを備えています。1 つの I/O バンクでは、1.2、1.5、1.8、2.5、3.0、または 3.3 V の中から 1 つの
VCCIO設定のみサポートできます。I/O バンクあたりの VCCIO電圧は 1
つのみですが、Cyclone III デバイスには入力信号機能を追加することが できます。 1 つの I/O バンクで任意の数のシングル・エンド規格または差動規格を 同時にサポートできますが、これらの規格が入力ピンと出力ピンに互換 性のある VCCIOレベルを使用していなければなりません。例えば、2.5 V VCCIO設定を行った I/O バンクは、2.5 V LVTTL 入力および出力、2.5 V LVDS 互換入力および出力、3.0 V LVTTL 入力、3.3 V LVCMOS 入力のみ サポートします。 電圧リファレンス規格は、任意の数のシングル・エンド規格または差動 規格を使用して I/O バンクでサポートされますが、これらの規格が同じ VREF、互換性のある VCCIO値を使用している場合に限られます。例えば、 Cyclone III デバイスに SSTL-2 と SSTL-18 の両方を実装する場合、これ らの規格を使用する I/O ピンは（異なる VREF値を必要とするため）互 いに異なるバンクに存在しなければなりません。ただし、VCCIOを 2.5 V に設定し、VREFを 1.25 V に設定した場合、同じ I/O バンクで SSTL-2 と 2.5 V LVCMOS をサポートできます。 EP3C40 PQFP 240 4 4 4 4 4 4 4 4 FBGA 324 4 4 4 4 4 4 4 4 FBGA 484 4 4 4 4 4 4 4 4 FBGA 780 4 4 4 4 4 4 4 4 EP3C55 FBGA 484 2 2 2 2 2 2 2 2 FBGA 780 2 2 2 2 2 2 2 2 EP3C80 FBGA 484 3 3 3 3 3 3 3 3 FBGA 780 3 3 3 3 3 3 3 3 EP3C120 FBGA 484 3 3 3 3 3 3 3 3 FBGA 780 3 3 3 3 3 3 3 3 表 7–6. I/O バンクあたりの VREFピンの数 （２ / ２） デバイス パッケージ ピン数 I/O バンク 1 2 3 4 5 6 7 8
I/O バンク
表 7–7 に、対応するバンク電圧での許容入力および出力レベルを示しま
す。
Cyclone III I/O インタフェースのサポートについて詳しくは、「AN 447:
Cyclone III デバイスの 3.3 V/3.0 V/2.5 V LVTTL/LVCMOS I/O システ ムとのインタフェース」を参照してください。
高速差動インタフェース
Cyclone III デバイスは、LVDS 信号によりデータを送信および受信でき ます。LVDS トランスミッタおよびレシーバの場合、Cyclone III デバイ スの入力ピンおよび出力ピンは、内部ロジックを通してシリアライゼー ションおよびデシリアライゼーションをサポートします。RSDS（Reduced Swing Differential Signaling）および mini-LVDS 規格 は、LVDS 規格から派生した規格です。RSDS および mini-LVDS I/O 規 格は、電気的特性については LVDS と同様ですが、電圧振幅が小さいた め、電力上の利点が向上し、電磁妨害（EMI）が減少します。
ポ イ ン ト・ツ ー・ポ イ ン ト 差 動 信 号（PPDS）規 格 は、National Semiconductor Corporation が 発 表 し た 次 世 代 の RSDS 規 格 で す。 Cyclone III デバイスは、National Semiconductor Corporation の PPDS インタフェース仕様に適合し、出力のみ PPDS 規格をサポートします。 Cyclone III デバイスの I/O バンクはすべて、出力ピンについてのみ PPDS 規格をサポートします。 表 7–7. 許容入力および出力レベル(1)、(2)、(3) バンク VCCIO (V) 入力信号 出力信号 1.2 V 1.5 V 1.8 V 2.5 V 3.0 V 3.3 V 1.2 V 1.5 V 1.8 V 2.5 V 3.0 V 3.3 V 1.2 V √ √ 1.5 V √ √ (1) √ 1.8 V √ (2) √ √ 2.5 V √ √ (3) √ (3) √ 3.0 V √ (2) √ (3) √ (3) √ 3.3 V √ (2) √ (3) √ (3) √ 表 7–7の注 : (1) これらの入力値は入力バッファをオーバ・ドライブするため、ピンのリーク電流はデフォルト値よりもわ ずかに高くなります。 (2) 入力レベルはレールまでドライブしないため、入力バッファは完全にシャット・オフされません。I/O 電 流はデフォルト値よりもわずかに高くなります。 (3) PCI クランピング・ダイオードは、3.0 V または 3.3 V の入力信号でイネーブルになる必要があります。
I/O ピンと内部ロジックを使用して、Cyclone III デバイスに LVDS I/O レシーバおよびトランスミッタを実装できます。Cyclone III デバイスは、 専用のシリアル / パラレル変換回路を備えていません。したがって、シ フト・レジスタ、内部 PLL、および IOE は受信データのシリアル / パラ レル変換、送信データのパラレル / シリアル変換の実行に使用されます。 LVDS 規格では入力リファレンス電圧は要求されませんが、入力バッ ファの 2 つの信号間に 100Ω の終端抵抗が必要です。トップおよびボト ムの I/O バンクでは、トランスミッタ側に外部抵抗ネットワークが必要 になります。 Cyclone III の高速差動インタフェースのサポートについて詳しくは、 「Cyclone III デバイス・ハンドブック Volume 1」の「Cyclone III デバイ
スの高速差動インタフェース」の章を参照してください。
外部メモリ・インタフェース
Cyclone III デバイスは、DDR SDRAM、DDR2 SDRAM、および QDRII SRAM など、広範な外部メモリ・インタフェースとインタフェースが必 要な I/O 規格をサポートしています。
Cyclone III の外部メモリ・インタフェースのサポートについて詳しくは、 「Cyclone III デバイス・ハンドブック Volume 1」の「Cyclone III デバイ
スの外部メモリ・インタフェース」の章を参照してください。
パッド配置
および DC の
ガイドライン
この項では、Cyclone III デバイスでサポートされるプログラマブル I/O 規格のパッド配置のガイドラインを示し、これらのデバイスの選択可能 な I/O 機能を使用したシステム設計に不可欠な情報を記載しています。 この項では、DC の制限とガイドラインについても説明します。 Quartus II ソフトウェアは、一部の配置制約に対してはユーザがコント ロールする制限緩和オプションを提供します。デフォルトの制限を緩和 する場合、Quartus II フィッタで警告が生成されます。 Quartus II ソフトウェアの I/O 制限のチェック方法について詳しくは、 「Quartus II ハンドブック」の「I/O Management」の章を参照してくだ
さい。
差動パッド配置のガイドライン
VCCIO 電源で許容ノイズ・レベルを維持するために、差動パッドに関連
してシングル・エンド I/O パッドの配置に制約があります。Cyclone III デバイスでの差動パッドに関連するシングル・エンド・パッドの配置、 および差動出力パッドの配置には、以下のガイドラインを使用します。
パッド配置 および DC のガイドライン LVDS I/O 規格の場合 : ■ シングル・エンド入力は、LVDS I/O パッドから 4 パッド以内に近づ けることはできません。 ■ シングル・エンド出力は、LVDS I/O パッドから 5 パッド以内に近づ けることはできません。 ■ カラム I/O バンクのVCCIOとグランドのペア当たり最大 4 本の 160 MHz LVDS 出力チャネル。 ■ カラム I/O バンクのVCCIOとグランドのペア当たり最大 3 本の 320 MHz LVDS 出力チャネル。 ■ ロウ I/O バンクのVCCIOとグランドのペア当たり最大 4 本の 210 MHz LVDS 出力チャネル。 ■ ロ ウ I/O バ ン ク のVCCIOと グ ラ ン ド の ペ ア 当 た り 最 大 3 本 の 420 MHz LVDS 出力チャネル。 Quartus II ソフトウェアは、最初の 2 つのケースのみチェック します。 RSDS および mini-LVDS I/O 規格の場合 : ■ シングル・エンド入力は、RSDS および mini-LVDS 出力パッドから 4 パッド以内に近づけることはできません。 ■ シングル・エンド出力は、RSDS および mini-LVDS 出力パッドから 5 パッド以内に近づけることはできません。 ■ カラム I/OバンクのVCCIOとグランドのペア当たり最大 3本の 85 MHz RSDS および mini-LVDS 出力チャネル。 ■ ロウ I/O バンクのVCCIOとグランドのペア当たり最大 3 本の 180 MHz RSDS 出力チャネル。 ■ ロウI/OバンクのVCCIOとグランドのペア当たり最大3本の220 MHz mini-LVDS 出力チャネル。 Quartus II ソフトウェアは、最初の 2 つのケースのみチェック します。 PPDS I/O 規格の場合 : ■ シングル・エンド入力は、PPDS 出力パッドから 4 パッド以内に近づ けることはできません。 ■ シングル・エンド出力は、PPDS 出力パッドから 5 パッド以内に近づ けることはできません。 ■ カラム I/OバンクのVCCIOとグランドのペア当たり最大 3本の 85 MHz PPDS 出力チャネル。 ■ ロウI/OバンクのVCCIOとグランドのペア当たり最大3本の220 MHz PPDS 出力チャネル。
Quartus II ソフトウェアは、最初の 2 つのケースのみチェック します。 LVPECL I/O 規格の場合 : ■ シングル・エンド入力は、LVPECL 入力パッドから 4 パッド以内に近 づけることはできません。 ■ シングル・エンド出力は、LVPECL 入力パッドから 5 パッド以内に近 づけることはできません。
V
REFパッド配置のガイドライン
VCCIO電源の許容ノイズ・レベルを維持し、出力スイッチング・ノイズによる VREFレールのシフトを防ぐために、VREFパッドおよびVCCIOとグ
ランドのペアに関するシングル・エンド電圧リファレンス I/O の配置に 制約があります。Cyclone III デバイスでのシングル・エンド・パッドの 配置には、以下のガイドラインを使用します。 Quartus II ソフトウェアは、この項のすべての計算を自動的に 実行します。 入力パッド
各 VREFパッドは、FineLine BGA デバイスに対して最大 32 個の入力パッ
ドをサポートします。各 VREF パッドは、クワッド・フラット・パック
（QFP）デバイスに対して最大 21 個の入力パッドをサポートします。こ
れはVCCIOとグランドのペアとは無関係にサポートされ、Cyclone III アー
キテクチャによって保証されます。
出力パッド
バンク内に電圧リファレンス入力も双方向パッドも存在しない場合、そ のバンクに実装できる出力パッド数には制限はありません。電圧リファ
レンス入力が存在する場合、各VCCIOとグランドのペアは、FineLine BGA
パッケージに対しては 9 つの出力を、QFP パッケージについては 5 つの 出力をサポートします。SSTL 以外および HSTL 以外の出力は、許容ノ イズ・レベルを維持するために、VREF パッドから 2 パッド以内に近づけ ることはできません。ピン・テーブルで定義されたDQ 出力と DQS 出力 （DDR/DDR2/QDRII アプリケーションでの使用時）を除く、任意の SSTL および HSTL 出力は、VREFパッドから 2 パッド以内に近づけるこ とはできません。DQ および DQS パッド配置のガイドラインについて詳 しくは、7–37 ページの「DDR/DDR2 パッドと QDRII パッド」 を参照し てください。
パッド配置 および DC のガイドライン 双方向パッド 双方向パッドは入力と出力の両方のガイドラインを同時に満たす必要が あります。DQ および DQS パッド配置のガイドラインについて詳しくは、 7–37 ページの「DDR/DDR2 パッドと QDRII パッド」 を参照してくださ い。 双方向パッドがすべて同じ出力イネーブル（OE）によって制御され、バ ンク内に他の出力や電圧リファレンス入力がない場合、電圧リファレン ス入力が出力と同時にアクティブになることはありません。したがって、 出力の制限は適用されません。ただし、双方向パッドは同じ OE にリン クされているため、すべての双方向パッドは同時に入力として機能しま
す。したがって、FineLine BGA パッケージの場合は入力パッド（VREF
パッド当たり）32、QFP パッケージの場合は入力パッド（VREFパッド当 たり）21 の入力制限が適用されます。 双方向パッドがすべての異なる OE で制御され、バンク内に他の出力や 電圧リファレンス形式の入力がない場合、双方向パッドの 1 つのグルー プが入力として動作し、別のグループが出力として動作する場合があり ます。このような場合、表 7–8に示す公式を適用します。 同じ VREFバンクに、少なくとも 1 つの追加電圧リファレンス形式の入 力が存在し、他の出力が存在しない場合、入力制限および出力制限の他 に双方向パッド制限も適用されます。以下の式を参照してください。 双方向パッドの総数 + 入力パッドの総数≤ 32 （FineLine BGA パッケージの場合） 双方向パッドの総数 + 入力パッドの総数≤ 21 （QFP パッケージの場合） 表 7–8. 入力専用双方向パッド制限の公式 パッケージ・ タイプ 公式
FineLine BGA （双方向パッドの総数）–（OE で制御される最小パッド・グルー
プからのパッドの総数）≤ 9 （VCCIOとグランドのペア）
QFP （双方向パッドの総数）–（OE で制御される最小パッド・グルー
前記の式を適用した後、パッケージ・タイプに応じて、表 7–9のいずれ かの式を適用します。 少なくとも 1 つの追加出力が存在するが、電圧リファレンス形式の入力 は存在しない場合、表 7–10の適切な公式を適用します。 同じ VREF バンクに、追加の電圧リファレンス形式の入力と他の出力が存 在する場合、双方向パッド制限は同時に入力および出力制限に従う必要 があります。このような場合、以下のルールが適用されます。 双方向パッドの総数 + 入力パッドの総数≤ 32 （FineLine BGA パッケージの場合） 双方向パッドの総数 + 入力パッドの総数≤ 21 （QFP パッケージの場合） 表 7–9. 双方向パッド制限の公式（VREF入力が存在する場合） パッケージ・ タイプ 公式
FineLine BGA （双方向パッドの総数）≤ 9（VCCIOとグランドのペア当たり）
QFP （双方向パッドの総数）≤ 5（VCCIOとグランドのペア当たり）
表 7–10. 双方向パッド制限の公式（VREF出力が存在する場合）
パッケージ・
タイプ 公式
FineLine BGA （双方向パッドの総数）+（追加出力パッドの総数）–（OE で 制御される最小パッド・グループからのパッドの総数）≤ 9
（VCCIOとグランドのペア当たり）
QFP （双方向パッドの総数）+（追加出力パッドの総数）–（OE で
制御される最小パッド・グループからのパッドの総数）≤ 5
パッド配置 および DC のガイドライン 前記の式を適用した後、パッケージ・タイプに応じて、表 7–11のいずれ かの式を適用します。 各 I/O バンクで同時に設定できるのは、1 つの VCCIO電圧レベルと 1 つ の VREF電圧レベルのみです。異なる I/O 規格のピンは、互換性のある VCCIO値、および互換性のある VREF電圧レベルが設定されている場合は、 バンクを共有できます（詳細は、表 7–6を参照）。 DDR/DDR2 パッドと QDRII パッド DDR インタフェースの専用DQ パッドおよび DQS パッドの場合、DQ パッ ドはDQS パッドと同じパワー・バンクに置く必要があります。DDR お よび DDR2 メモリ・インタフェースでは、VCCIOとグランドのペアは、最 大 5 個のDQ パッドを持つことができます。DQ ピンが配置されているの と同じパワー・バンク内に、DDR/DDR2 で使用するピンを除いて、他 の I/O を配置することはできません。
QDRII インタフェースでは、D は QDRII 出力、Q は QDRII 入力です。D
パッドとQ パッドは、CQ と同じパワー・バンクに配置する必要があり ます。QDR および QDRII メモリ・インタフェースでは、VCCIOとグラン ドのペアは、最大 5 個のD パッドと Q パッドを持つことができます。D ピンまたはQ ピンが配置されているのと同じパワー・バンク内に、他の I/O を配置することはできません。また、D、cms、および address の パッドは、Q パッドが配置されている VREFバンクに配置することはでき ません。 デフォルトでは、Quartus II ソフトウェアはD パッドと Q パッドを通常 の I/O ピンとして割り当てます。Quartus II ソフトウェアで、D パッド または Q パッドのファンクションを指定しない場合、これらは通常の
I/O ピンとして設定されます。この場合、Cyclone III QDR および QDRII の性能は保証されません。 表 7–11. 双方向パッド制限の公式（複数の VREF入力および出力が 存在する場合） パッケージ・ タイプ 公式 FineLine BGA （双方向パッドの総数）+（出力パッドの総数）≤ 9 （VCCIOとGND のペア当たり） QFP （双方向パッドの総数）+（出力パッドの総数）≤ 5 （VCCIOとGND のペア当たり）
DC ガイドライン
以下の式で示すように、1 つのパワー・ペアにつき連続 12 個の出力トッ プ・ピンおよびボトム・ピンごとに 240 mA の電流制限があります。 ピン +11 Σ IPIN < 240 mA（パワー・ペア当たり） ピン 以下の式で示すように、1 つのパワー・ペアにつき連続 14 個の出力サイ ド・ピン（左および右）ごとに 240 mA の電流制限があります。 ピン +13 Σ IPIN < 240 mA（パワー・ペア当たり） ピン 上記のすべてのケースで、Quartus II ソフトウェアは不正に配 置されたパッドに対してエラー・メッセージを生成します。IPIN は、プログラマブル・ドライブ能力によって異なり、Quartus II ソフトウェアでの設定と同じになります。Cyclone III FPGA について詳しくは、「The Power Play III Early Power Estimator User Guide for Cyclone III FPGA」を参照してください。
まとめ
Cyclone III デバイスの I/O 機能によって、低コストの FPGA デバイス・ファミリを活用しながら、ますます複雑になるデザインに対応すること ができます。Cyclone III デバイスは、さまざまな I/O 規格との互換性を サポートしており、幅広いアプリケーションに適合します。Quartus II ソフトウェアを利用すれば、Cyclone III デバイス・デザインでこのよう な I/O 規格を簡単に使用できるようになります。
また、デザインをコンパイルした後で、パッドとピン、および選択され た I/O 規格の明確な視覚的表示も得られます。Cyclone III デバイスでの I/O 規格のサポートを利用して、デザインの柔軟性や集積度を損なうこ となく、デザイン・コストを低減できます。
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