VCCIO電源の許容ノイズ・レベルを維持し、出力スイッチング・ノイズに よるVREFレールのシフトを防ぐために、VREFパッドおよびVCCIOとグ ランドのペアに関するシングル・エンド電圧リファレンスI/Oの配置に 制約があります。Cyclone IIIデバイスでのシングル・エンド・パッドの 配置には、以下のガイドラインを使用します。
Quartus II ソフトウェアは、この項のすべての計算を自動的に
実行します。
入力パッド
各VREFパッドは、FineLine BGAデバイスに対して最大32個の入力パッ ドをサポートします。各 VREF パッドは、クワッド・フラット・パック
（QFP）デバイスに対して最大21個の入力パッドをサポートします。こ れはVCCIOとグランドのペアとは無関係にサポートされ、Cyclone IIIアー キテクチャによって保証されます。
出力パッド
バンク内に電圧リファレンス入力も双方向パッドも存在しない場合、そ のバンクに実装できる出力パッド数には制限はありません。電圧リファ レンス入力が存在する場合、各VCCIOとグランドのペアは、FineLine BGA パッケージに対しては9つの出力を、QFPパッケージについては5つの 出力をサポートします。SSTL以外およびHSTL以外の出力は、許容ノ イズ・レベルを維持するために、VREF パッドから2パッド以内に近づけ ることはできません。ピン・テーブルで定義されたDQ出力とDQS出力
（DDR/DDR2/QDRII アプリケーションでの使用時）を除く、任意の SSTLおよびHSTL出力は、VREFパッドから2パッド以内に近づけるこ とはできません。DQおよびDQSパッド配置のガイドラインについて詳 しくは、7–37ページの「DDR/DDR2パッドとQDRIIパッド」 を参照し てください。
パッド配置 およびDCのガイドライン
双方向パッド
双方向パッドは入力と出力の両方のガイドラインを同時に満たす必要が あります。DQおよびDQSパッド配置のガイドラインについて詳しくは、
7–37ページの「DDR/DDR2パッドとQDRIIパッド」 を参照してくださ い。
双方向パッドがすべて同じ出力イネーブル（OE）によって制御され、バ ンク内に他の出力や電圧リファレンス入力がない場合、電圧リファレン ス入力が出力と同時にアクティブになることはありません。したがって、
出力の制限は適用されません。ただし、双方向パッドは同じOEにリン クされているため、すべての双方向パッドは同時に入力として機能しま す。したがって、FineLine BGA パッケージの場合は入力パッド（VREF
パッド当たり）32、QFPパッケージの場合は入力パッド（VREFパッド当 たり）21の入力制限が適用されます。
双方向パッドがすべての異なるOEで制御され、バンク内に他の出力や 電圧リファレンス形式の入力がない場合、双方向パッドの1つのグルー プが入力として動作し、別のグループが出力として動作する場合があり ます。このような場合、表7–8に示す公式を適用します。
同じVREFバンクに、少なくとも1つの追加電圧リファレンス形式の入 力が存在し、他の出力が存在しない場合、入力制限および出力制限の他 に双方向パッド制限も適用されます。以下の式を参照してください。
双方向パッドの総数 + 入力パッドの総数≤ 32
（FineLine BGAパッケージの場合）
双方向パッドの総数 + 入力パッドの総数≤ 21
（QFPパッケージの場合）
表7–8.入力専用双方向パッド制限の公式 パッケージ・
タイプ 公式
FineLine BGA （双方向パッドの総数）–（OEで制御される最小パッド・グルー プからのパッドの総数）≤ 9 （VCCIOとグランドのペア）
QFP （双方向パッドの総数）–（OEで制御される最小パッド・グルー プからのパッドの総数）≤ 5 （VCCIOとグランドのペア当たり）
前記の式を適用した後、パッケージ・タイプに応じて、表7–9のいずれ かの式を適用します。
少なくとも1つの追加出力が存在するが、電圧リファレンス形式の入力 は存在しない場合、表7–10の適切な公式を適用します。
同じVREF バンクに、追加の電圧リファレンス形式の入力と他の出力が存 在する場合、双方向パッド制限は同時に入力および出力制限に従う必要 があります。このような場合、以下のルールが適用されます。
双方向パッドの総数 + 入力パッドの総数≤ 32
（FineLine BGAパッケージの場合）
双方向パッドの総数 + 入力パッドの総数≤ 21
（QFPパッケージの場合）
表7–9.双方向パッド制限の公式（VREF入力が存在する場合）
パッケージ・
タイプ 公式
FineLine BGA （双方向パッドの総数）≤ 9（VCCIOとグランドのペア当たり）
QFP （双方向パッドの総数）≤ 5（VCCIOとグランドのペア当たり）
表7–10.双方向パッド制限の公式（VREF出力が存在する場合）
パッケージ・
タイプ 公式
FineLine BGA （双方向パッドの総数）+（追加出力パッドの総数）–（OE で 制御される最小パッド・グループからのパッドの総数）≤ 9
（VCCIOとグランドのペア当たり）
QFP （双方向パッドの総数）+（追加出力パッドの総数）–（OE で 制御される最小パッド・グループからのパッドの総数）≤ 5
（VCCIOとグランドのペア当たり）
パッド配置 およびDCのガイドライン
前記の式を適用した後、パッケージ・タイプに応じて、表7–11のいずれ かの式を適用します。
各I/Oバンクで同時に設定できるのは、1つのVCCIO電圧レベルと1つ のVREF電圧レベルのみです。異なるI/O規格のピンは、互換性のある VCCIO値、および互換性のあるVREF電圧レベルが設定されている場合は、
バンクを共有できます（詳細は、表7–6を参照）。
DDR/DDR2パッドとQDRIIパッド
DDRインタフェースの専用DQパッドおよびDQSパッドの場合、DQパッ ドはDQSパッドと同じパワー・バンクに置く必要があります。DDRお よびDDR2メモリ・インタフェースでは、VCCIOとグランドのペアは、最 大5個のDQパッドを持つことができます。DQピンが配置されているの と同じパワー・バンク内に、DDR/DDR2 で使用するピンを除いて、他 のI/Oを配置することはできません。
QDRIIインタフェースでは、DはQDRII出力、QはQDRII入力です。D パッドとQ パッドは、CQ と同じパワー・バンクに配置する必要があり ます。QDRおよびQDRIIメモリ・インタフェースでは、VCCIOとグラン ドのペアは、最大5個のDパッドとQパッドを持つことができます。D ピンまたはQピンが配置されているのと同じパワー・バンク内に、他の I/Oを配置することはできません。また、D、cms、およびaddressの パッドは、Qパッドが配置されているVREFバンクに配置することはでき ません。
デフォルトでは、Quartus IIソフトウェアはDパッドとQパッドを通常 のI/Oピンとして割り当てます。Quartus IIソフトウェアで、Dパッド または Q パッドのファンクションを指定しない場合、これらは通常の I/Oピンとして設定されます。この場合、Cyclone III QDRおよびQDRII の性能は保証されません。
表7–11.双方向パッド制限の公式（複数のVREF入力および出力が
存在する場合）
パッケージ・
タイプ 公式
FineLine BGA （双方向パッドの総数）+（出力パッドの総数）≤ 9
（VCCIOとGNDのペア当たり）
QFP （双方向パッドの総数）+（出力パッドの総数）≤ 5
（VCCIOとGNDのペア当たり）