ＬＳＩの多様化に対するテストの更なる挑戦　～品質とコストの両立を目指して～

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ＬＳＩの多様化に対するテストの更なる挑戦

～品質とコストの両立を目指して～

WG2（テストWG）

小林拓也（パナソニック）

１． WG2の体制

２．活動テーマの位置づけ

３． 2010年度活動サマリ

４． ITRS2010トピックス

５． LSIの多様化に対応するためのDFT技術

６．コストからみたATE技術

７．まとめと今後の課題

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1

Work in Progress - Do not publish

１．WG2の体制

ATE-SWG

SEAJ: Semiconductor Equipment Association of Japan

DFT-SWG

富士通ｾﾐｺﾝﾀﾞｸﾀｰﾊﾟﾅｿﾆｯｸﾛｰﾑﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ東芝ｿﾆｰLSI ﾊﾟﾅｿﾆｯｸ富士通ｾﾐｺﾝﾀﾞｸﾀｰﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ東芝 STARC 徳島文理大学ｱﾄﾞﾊﾞﾝﾃｽﾄ横河電機浜松ﾎﾄﾆｸｽ東京ｴﾚｸﾄﾛﾝ日本ｴﾝｼﾞﾆｱﾘﾝｸﾞ太陽誘電半導体関連半導体関連コンソーシアム，大学コンソーシアム，大学テスタ，周辺テスタ，周辺ｼﾊﾞｿｸ東京ｶｿｰﾄﾞ研究所 SEAJ技術部会 検査WG 検査WG 小林山崎清水安藏岩崎 _難波前川金瀬，平山武田畠山多田佐藤坪下，池田 _嶽山鈴木田岡堀部薗田西村ｻﾌﾞﾘｰﾀﾞ：小林ｻﾌﾞﾘｰﾀﾞ：難波九州工業大学佐藤日本ﾏｲｸﾛﾆｸｽ鳴海，村上装置技術ﾛｰﾄﾞﾏｯﾌﾟ専門委員会ﾘｰﾀﾞ：小林山田 2010 年度新メンバー

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２．活動テーマの位置づけ

■LSIの多様化・高機能化へ対応するDFT／ATE技術の検討

LSIの多様化

SiP 高速I/F ｱﾅﾛｸﾞ SoC NoC TSV 130nm 低電力設計 ﾏﾙﾁ/ﾒﾆｲｺｱ 90nm 65nm 45nm 32nm

微細化・高速化・大規模化

More Than Moore

More

Moore

微細化・高速化・大規模化

非同期設計 3D

Test Cost !!!

Yield Loss Reliability MEMS LCD drivers Image sensors システム化実装技術 RF Quality デバイス設計技術 _{耐変動設計} 22nm

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3

３．２０１０年度活動サマリ

区分

活動内容

ITRS2010 ・テーブルアップデート（SoC, Probe Card）

日本会議・設計インテントの概念を提案・テストコストの指標化とロードマップの重要性を提案・ハンドラー/プローブカードのアップデート、バーンインの見直しに対する提案国際活動 DFT-SWG ・2009年度に引き続き、「設計インテント」考慮の必要性について整理 ITRS2011 ・各担当章/テーブルの改訂の検討開始

全体・More than Mooreに対するテストの対応について議論開始

本格議論は2011年度予定技術調査・「ドリームチッププロジェクト技術講演会」 ASET 嘉田様（9/17）・「アダプティブテスト技術講演会」ルネサス中村様（12/14）・DFTの設計生産性に関する論文調査国内活動 ATE-SWG ・2009年度に引き続き、テストコスト抑制に向けた技術検討を実施

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４．ＩＴＲＳトピックス【ITRS2009サマリ】

• ＤＦＴ

*STRJ担当／協力 – テストデータ圧縮とテスト時間低減のポテンシャルソリューションを提示 – 設計章のDFT節の大幅改訂を完了

• テストコスト

*STRJ協力 – テストコストに関するサーベイを完了し、企業的観点から定量化を実施 – デバイス種類毎の同測テスト数をI/O数ベースに改訂

• アダプティブテスト

*STRJ協力 – コスト低減を目指すアダプティブテストの必要性を示すために新章を設立

• プローバ

*STRJ担当 – 同測テスト数と電力を議論するため、プローバテーブル見直しを完了

• プローブカード

*STRJ担当 – LCDドライバを追加

• ハンドラ

*STRJ担当 – 10-50Wまでの電力分類を追加

• テストソケット

*STRJ担当 – 現状ソケットは帯域幅に限界あり – 将来へ向けた新しいソリューションが必要

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First Year of IC Production 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 2023 2024 Required compression 80 200 300 500 750 1300 2000 3300 4800 7300 12000 20000 35000 67000 83000 104000

1-dim: Test-cube compression (100X)

2-dim: Spatial compression(500X) 3-dim: Time correlations compression(1000X) Multi-dim: compression(5000X)

This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.

Research Required Development Underway Qualification / Pre-Production Continuous Improvement 微細化、大規模化に対応するにはテストデータ圧縮率向上のための技術的なブレークスルーが必要。ポテンシャルソリューションとして、 67,000倍までのソリューションと必要時期を提示。 EDAベンダに対しての要求。 1 10 100 1000 10000 100000 1000000 2009 2014 2019 2024 Year Com press io n R ati o 1 10 100 1000 10000 R ati o of p attte rn ( to 2 0 0 9 's )

Compression Ratio Ratio of #Pattern of SA to 2009' Ratio of #Pattern of Overall to 2009'

ﾃﾞｰﾀ圧縮率要求要求ﾃｰﾌﾞﾙTST5より抜粋&ｸﾞﾗﾌ化大規模化によるﾃｽﾄ数のﾄﾚﾝﾄﾞ品質維持を考慮したﾃｽﾄ数のﾄﾚﾝﾄﾞ ソリューションﾃｰﾌﾞﾙTST6

４．ITRS トピックス【ITRS2009のおさらい-１】

DFT

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４．ITRS トピックス【ITRS2009のおさらい-２】

高精度化、低電力化、多ピン化の観点から最新技術を反映

（プローバ、プローブカード、ハンドラ、ソケット)

・プローバは同測テスト数の観点から電力関連／位置精度の表記を見直し

BGA- DRAM - Spring Probe (GHz) [7] [8] [9]

0.80 0.65 0.50 0.40 0.30 1.5 nH 1.0 1.0 0.8 0.8 0.9 1.0 nH 1.5 1.5 1.3 1.3 1.4 0.8 nH 2.1 2.1 1.8 1.8 1.9 0.5 nH 3.3 3.2 2.8 2.8 3.0 0.3 nH 7.3 6.9 6.2 6.1 6.3 0.1 nH 21.0 20.0 20.0 19.3 19.0

Frequency characteristic (GHz):NEXT@-25dB

Pitch S e lf -I nduc ta nc e (n H) G S S G simulation condition Year of Production 2009 2010 2011 2012 2013 2014 2015 2016 2017 Device Wafer diameter (mm) 300 300 300 300 300 450 450 450 450

Wafer thickness (um) 80–775 80–775 80–775 80–775 80–775 50–1000 50–1000 50–1000 50–1000

Maximum I/O pads 4000 5300 5300 5300 5300 5300 5300 5300 5300

Carrier TBD TBD TBD TBD

Tester

Test head weight (Kg) 1000 1000 1000 1000 1000 1500 1500 1500 1500

M echanical I/F for Tester (Type) Pogo/

O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Pogo/ O ther Probe Card Probecard diameter (mm) 580 580 580 580 580 725 725 725 725 Probecard Thickness (mm) PCB 10 10 10 10 10 18 18 18 18 Prober

Chuck X & Y positioning accuracy (um) 2 1 1 1 1 1 1 1 1

Probe-to-pad alignment (µm)　XY　+/- 2 2 2 2 2 2 2 2 2

Chuck Z positioning accuracy (um) 1 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5

Probe-to-pad alignment (µm)　Z　+/- 5 5 5 5 5 5 5 5 5

Chuck Coplanarity (um) +/- 15 5 5 5 5 5 5 5 5

Maximum Chuck force Logic (Kg) 75 75 75 90 90 90 90 90 90

Maximum Chuck force Memory (Kg) 200 300 300 300 300 500 500 500 500

Set point range (ºC) -55 to +150-55 to +150 -55 to +150 -55 to +150 -55 to +150 -55 to +150 -55 to +150 -55 to +150 -55 to +150

T emp. Accuracy (Degree C) +/- 1 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5

T otal power Logic (Per die) 1000 1000 1000 1000 1000 1000 1000 1000 1000

Power density (Watt/cm2) 250 250 250 250 250 250 250 250 250

Chuck Leakage (Parametric, pA) 1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1

Foot Print (m2) 2.1 2.1 2.1 2.1 2.1 4 4 4 4

・ソケットのコネクタタイプのバリエーションを追加

QFP /QFN –SoC – Cont act blade+Rubber [6] QFP /QFN –SoC

Lead P it ch (mm) 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3

Dat a rat e (GT /s) 12 12 12 12 15 15 15 20 20 20 40 40 40 40 40 40

Cont act blade+Rubber

Induct ance (nH) 0.15 0.15 0.15 0.15 0.15 0.15 0.15 0.15 0.15 0.15 ＜0.1 ＜0.1 ＜0.1 ＜0.1 ＜0.1 ＜0.1

Cont act St roke (mm) 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2

Cont act force (N) 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3 0.2-0.3

Cont act resist ance (m ohm) 30 30 30 30 30 30 30 30 30 30 30 30 30 30 30 30

・ソケット項にスプリングプローブにおけるインダクタンス（シミュレーション値）を追加 →高周波特性への影響把握を可能化 TST17 Test Sockets TST13 Prober ・QFP/QFN対応のソケットに “SoCコンタクトブレード+ラバー”タイプを追加 ATE

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４．ITRS トピックス【More than Mooreへの検討】

TSVのテスト戦略： ITRSとして2010年から検討開始

More than Moore ：多くのTWGが関連

Design, Interconnect, Assembly, Test, PIDS, FEP ・・・

→ Cross TWG活動が益々重要に！→ 4/13 MtM WS＠独

Design, Interconnect, Assembly, Test, PIDS, FEP ・・・

→ Cross TWG活動が益々重要に！→ 4/13 MtM WS＠独

ＴＳＶへのテストからの要求 ①ＴＳＶ端子にコンタクトできない →ＴＳＶ端子以外からテストする手法 ②チップ毎の品質確保と不良の切り分け →ＴＳＶ接続後もチップ単位テスト可 ③ＴＳＶの高抵抗性不良の経済的テストはできない →ＴＳＶ接続の信頼性向上ＴＳＶテストで考慮すべきこと ①スタック後の発熱考慮のテスト ②最も経済的なシステムとしてのテスト部分テスト(チップ単位・機能単位) とシステム全体テストのバランス ③ＴＳＶループを使った自己テスト細りボイドクラック各層で放熱条件が異なる他チップの発熱影響ありＳｉＰはシステムＴＳＶループ

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５．LSIの多様化に対応するためのDFT技術

～2009年度～

テスト状態と実使用状態の

乖離を埋めるために

⇒ 「設計インテント」を

考慮したテストが必要

明示的／非明示的にLSI動作に対する

｢論理／チップ構造／システム実装／使用条件上の制約・前提事項｣

まず「設計インテント」を定義

◆設計インテント考慮テストの必要性

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５．LSIの多様化に対応するためのDFT技術

「設計インテント」を考慮したテストの実現により、

品質/コストの観点で、最適なテストを実施したい

現在EDAツールで実現できていること

・電源仕様フォーマット（UPF/CPF）を

使った多電源の状態を反映させた

テストを実現するDFT

・テスト時消費電力（シフト/キャプチャ)を

抑えるDFT/ATPG

実使用状態を反映させているかというと不十分

●上流設計段階で、実使用状態のトグル率を算出して同様のトグル率をATPGで実現させる ●論理構造や物理構造に起因する電流やノイズの影響を考慮したパターンやテスト条件の決定など対策案電力考慮DFT D1 テスト制御 D3 D2 D4 ﾄﾞﾒｲﾝ単位でｽｷｬﾝ化電力考慮DFT D1 テスト制御 D3 D2 D4 D1 テスト制御 D3 D2 D4 ﾄﾞﾒｲﾝ単位でｽｷｬﾝ化ﾄｸﾞﾙ率電力考慮従来時間電力考慮ATPG ﾄｸﾞﾙ率電力考慮従来電力考慮従来時間電力考慮ATPG ●電源など、LSIの物理構造から来るノイズ、電流等の反映無し ●トータルﾄｸﾞﾙ率は抑えられるが、実動作のﾄｸﾞﾙには程遠い ●パッケージや実装を加味した状態を反映できていないオーバーキル/歩留まり低下

◆設計インテント考慮の例：テスト時電力

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遅延電圧温度パワー論理チップ構造システム実装使用条件タイミング電源仕様動作仕様 IR-Drop ﾊﾟｯｹｰｼﾞ/基板ﾊﾟｯｹｰｼﾞ/基板ﾊﾟｯｹｰｼﾞ/基板周辺温度

５．LSIの多様化に対応するためのDFT技術

●「設計インテント」として考慮すべき項目の抽出

今後ＩＴＲＳに提起し、議論予定

今後考慮が必要となる制約近年徐々に考慮

◆設計インテントの要件の整理

～ 3Dﾊﾟｯｹｰｼﾞの場合～貼り合わせたダイのシステムとして許容される温度特性 TSVの性能保証チップ間の信号特性今実現できているだけで十分か _{従来テスト生成に携わってきた} 「論理設計者」だけでは分からない情報

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＜テストコストの構造＞＜テストコスト低減の３つの取り組み＞１）テスト開発費 ◆ＡＴＥによる低減 … 同測テスト,低価格装置,ＢＯＳＴ　・ＤＦＴ ◆チップによる低減 … ＤＦＴ，テスト時間短縮　・プログラム ◆テスト仕様による低減 … アダプティブテスト２）チップ　・ＤＦＴ面積＜2009年アンケートのコスト課題＞　・歩留 ①ＡＴＥ設備投資３）製造工程費用 ②ＡＴＥインタフェース費用　・テスト装置 ③テストプログラム開発費用　・治工具 ④テスト時間とテスト検出率　・運用費 Mooreの法則，テスト仕様＜2009年アンケートのコスト削減技術：抜粋＞１）同測テストとピン数削減 ● ２）構造化テストおよびスキャンテスト ● ３）テストデータ圧縮／ＢＩＳＴ／ＤＦＴ ● ● ４）ウエハレベルの実速度テスト ● ５）高度な埋め込み測定機能(＝ＢＩＳＴ) ● ６）新しいコンタクト技術 ● ７）アダプティブテスト ● 仕様現在将来ＡＴＥテスト仕様ＤＦＴテスト装置治工具チップ設計チップ

６．コストからみたATE技術課題まとめ

ITRS 2010 を参考にSTRJで編集

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６．コストからみたATE技術コストモデル

1) 同測効率影響大で

スループットが飽和

2) 治工具比率が高まり

テスト総費用が増加

→多数個同測の

コスト低減が頭打ち！

◆コンタクトとＡＴＥ技術へのさらなる要求

①省ピンテスト（チップ側の大前提）

②新コンタクト技術(数万ピンを低コストで)

③新構造ATE (DFT対応，高い同測効率)

0 2 0 4 0 6 0 8 0 1 0 0 1 2 0 1 2 4 8 16 32 64 128 256 512 1024 同測数 0 2 4 6 8 1 0 1 2 治工具装置運転費１個当たりテストコストテスト総費用 0 10 20 30 40 50 60 70 80 90 100 110 120 1 2 4 8 16 32 64 128 256 512 1024 同測数任意 0 2 4 6 8 1 0 1 2 スループット／台同測効率のため飽和テスト総費用／台多数個では同測数に比例テストコスト／個低減が頭打ち

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６．コストからみたATE技術 SiPテスト技術

Wire Bonding 平置きSIP Package On Package Chip On Chip 小型／低消費電力／高速／大容量

Through Silicon Via ◆ＣｏＣ／ＴＳＶはＥＳＤ保護回路なし組立を考慮すると端子はマッサラの状態にすべし →ＣｏＣ／ＴＳＶ端子にコンタクトできない →代替のテスト用端子が必要 ◆チップ間接続テストは？接続のみに着目し、上チップの端子に信号をセットし、下チップで信号を読み出すＤＦＴ回路によるテスト。基本的に接続の不完全性による信号遅延のようなマージン性テストはできないチップ間で信号をやり取りする DFT回路が全チップに必要 コンタクトできないＴＳＶ端子コンタクト可能なテスト端子ＴＳＶ端子をテストコンタクト可能なテスト端子コンタクトできないＴＳＶ端子

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１－歩留フォルトカバレッジテスト量テスト量歩留 _良品不良テスト量フォルトカバレッジ

６．コストからみたATE技術

アダプティブテストの例品質(歩留)でテスト量を変える

技術講演会の資料をSTRJで編集 ①歩留(品質)とテスト量はモデル化できる ②歩留をモニタしながらテスト量を変える ③品質とテスト量(＝テストコスト)の両立

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７．まとめ

区分活動内容

ITRS2010

・テーブルアップデート（SoC, Probe Card）

日本会議

・ITRS日本会議等で、STRJ担当分についての提案を実施

国際活動 DFT-SWG

・LSIの多様化に対応するためのＤＦＴ技術について検討し、

「設計インテント」の定義を決定、および要件の整理を実施

ITRS2011

・各担当章/テーブルの改訂の検討開始

国内活動 ATE-SWG

・TSVによるSiPのテスト検討

・テストコストの定量化モデル検討

国際活動

・ITRS2011策定

国内活動

・

More than Moore

に対応したテスト技術について検討予定

★2010年度活動

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用語集

ATE Automatic Test Equipment _{大型テスタ他テスト装置・システム全般の呼称} DFT Design for Testability _{テスト容易化を考慮した設計}

UPF Unified Power Format _{低電力設計を行う際に使用する、回路の仕様や制約事項を記載した電源フォーマット} CPF Common Power Format _{低電力設計を行う際に使用する、回路の仕様や制約事項を記載した電源フォーマット} ATPG _{Automatic Test Pattern Generator 自動パターン生成}

BOST Built-Out Self-Test _{テスタの計測機能を補完する為にテスト・ボード上に搭載したもの} BIST Built-In Self-Test _{チップ内蔵の自己テスト}

構造化テスト _{LSIの機能をテストするのではなく，LSIが設計通りの構造に出来上がっているかをテストする手法} スキャンテスト _{ランダムロジックを対象とするDFTの代表的手法}

ハンドラ _{テスト時のチップの搬送、テストソケットへの装着、温度制御等を一貫して行う装置} プローブカード（Probe Card) _{プローブカード、ウェハ上のLSIを電気測定するための針(プローブ)の集合体} バーンイン _{チップの初期劣化不良を検出するため熱・電圧ストレス等を長時間かける工程} アダプティブテスト（Adaptive Test) _{テストデータの統計的解析を基に、上流・下流のテスト仕様を最適化する手法} 同測テスト _{複数のチップを同時にテストする手法、テストスループット向上によるコスト低減が可能} テストソケット _{テスト時にＬＳＩパッケージを挿入固定するための治具} コンタクトブレード _{薄い金属で作ったソケットのコンタクトピンの一種} トグル率 _{全クロック数におけるゲート出力の反転回数（トグル数）の割合} IR-Drop _{配線の抵抗成分による電位降下のこと。半導体の特性で信号遅延などを起こす。} 治工具 _{ソケットやプローブカード、インタフェースボード等、テスト時に必要な治具} 同測効率 _{テスタの同時処理効率Ｎ個同測のテスト時間を T0＋T1×Ｎとすると同測効率は T0/(T0+T1)}

ＬＳＩの多様化に対するテストの更なる挑戦 ～品質とコストの両立を目指して～