橡ﾊｰﾄﾞｳｴｱ仕様r01.PDF

ＲＯＤ基板

ハードウエア仕様書

第 ０ 版 H13/7/4 第 ０．１版 H13/7/25 三井造船システム技研（株） 電子機器事業部 設計部

目   次

１．

概要

_{. . . 1}

１．１．基板名称

. . . 1

１．２．適用

. . . 1

１．３．仕様

. . . 1

１．３．ブロック図

. . . 2

２．各種デバイス説明

. . . 3

２．１．

CPU

  

   HD6417750F167(SH4) . . . 3

２．２．

SDRAM

  TC59SM716AFTL-80 128MB . . . 3

２．３．

FLASH ROM   BM29LV800BA-90PFTN 2MB . . . 3

２．４．

DPRAM

 

IDT70V27L15 128KB . . . 3

２．５．

FIFO

IDT72V3690L10 32768LWORD . . . 3

３．メモリマップ

_{. . . 4}

３．１．ＳＨ４ メモリマップ

. . . 4

３．１．１．エリア４ 

FIFO マッピング詳細（Write）. . . 5

３．１．２ エリア

5FIFO マッピング詳細（Read）. . . 5

３．３．１．

SETTING REGISTER . . . 9

３．３．２．

GLINK MON REGISTER . . . 10

３．３．３．

GLINK CHK REGISTER . . . 10

３．３．４．

GLINK SET REGISTER . . . 11

３．３．５．

TTC CNT REGISTER . . . 12

３．３．６．

SLINK CNT REGISTER . . . 13

３．３．７．

FIFO INPUT MASK REGISTER . . . 13

３．３．８．

FIFO FULL REGISTER . . . 14

３．３．９．

FIFO ALMOST FULL REGISTER . . . 14

３．３．１０．

FIFO EMPTY REGISTER . . . 15

３．３．１１．

FIFO FULL MASK REGISTER . . . 15

３．３．１２．

FIFO ALMOST FULL MASK REGISTER . . . 16

３．３．１３．

GLINK FIFO RESET REGISTER . . . 16

３．３．１４．

TTC FIFO RESET REGISTER . . . 17

３．３．１５．

OUT FIFO RESET REGISTER . . . 18

３．３．１６．

SH4 IRL from CSR REGISTER . . . 19

３．３．１７．

VME IREQ from SH4 REGISTER . . . 19

３．３．１８．

VME IREQVEC from SH4 REGISTER . . . 20

３．３．１９．

VME IREQ from CSR REGISTER . . . 20

３．３．２１．

SH4 RESET REGISTER . . . 22

４．ＤＩＰＳＷ設定

_{. . . 23}

４．１．

GLINK-Rx の設定(SW7) . . . 23

４．２．

GLINK-Rx の設定(SW8 ∼13) . . . 23

４．３．

AMODE の設定(SW1) . . . 23

４．４．

VADR の設定(SW1,2,4,5) . . . 24

４．５．

SH4 の設定(SW3) . . . 25

４．６．リセットスイッチ

(SW6) . . . 25

４．７．その他の設定

(SW7,14,15) . . . 25

５．ＪＰ設定

_{. . . 26}

５．１． 

SYS_RESET . . . 26

５．２． 

TCCLK . . . 26

５．３． 

FG . . . 26

５．４． その他の

JP . . . 26

６．ＬＥＤについて

_{. . . 27}

７．コネクタについて

_{. . . 27}

７．１． 

VME コネクタP1 . . . 29

７．２． 

VME コネクタP2 . . . 30

７．３． デバッグ用電源入力コネクタ

(CN1) . . . 30

７．５． 

SH4_UART_CH1 コネクタ(CN4) . . . 31

７．６． 

ALTERA_JTAG ダウンロード用(CN6,7) . . . 31

７．７． 

SH4_JTAG 用(CN8) . . . 31

７．８． 

TTCrx(J1,2) . . . 32

１．

概要

１．１．基板名称 ATLAS TGC ROD-01 １．２．適用 本仕様書はATLAS TGC ROD-01 基板に適用される。 １．３．仕様 外形寸法 ・９Ｕ−ＶＭＥ６４ｘボード  ３６６．７（高さ）ｘ４００（奥行き）ｘ２０ｍｍ（幅） 光入出力インタフェース ・ＭＭＦ−ＬＣ光コネクタ使用（光波長８５０ｎｍ） ・シリアルレート８００Ｍｂｐｓ（有効データレート６４０Ｍｂｐｓ） ＶＭＥバスインタフェース ・ＶＭＥ規格スレーブボード ・ Ａ３２ＢＬＴ／Ａ２４ＢＬＴ／Ａ１６アドレッシングモードを サポート ・Ｄ３２／Ｄ３２ＢＬＴデータ転送モードをサポート

１．３．ブロック図 INTR SDRAM SDRAM SH-4 FIFO_TTCn (1∼2) FIFO_n(0∼12) Readout FIFO FIFO _VME CSR FLASH J1/2 ｺﾈｸﾀ 64 32 32 32 26 6 15 19 32 15 12 12 ROD バス接続概要

IRQV[2..0] CSV_REG AKV_REG RWV_REG IRL_N[3..0] CSS_REGAKS_REG RWS_REG

<FIFO_STATUS_G(39)>

<GLINK_MONITOR(26)>

<GLINK_SET(2)>

<G_FIFO_RST(4)> <FIFO_WMASK(15)> <CNT_TTCrx(4)> <CNT_SLINK(9)> <FEXD(26)> <CLKSEL(2)> <FIFO_STATUS_T(6)> <FIFO_STATUS_R(3)> <FIFO_STATUS_V(3)>

CSV_REG AKV_REGRWV_REG

SHCNT

VMECNT

CSV_ROF CSV_VF CSV_DPR_NBUSYV_DPR_N[1..0] RWV_DPR <BUFV_CNT(3)>

VA[31..0] AM[5..0] LWORD_NDS_N[1..0] AS_N WRITE_NBERRIN_N BERROUT_N DTACK_NRETRY_N IRQ_N[7..1] IACK_N IACKIN_N IACKOUT_N SYSRST SYSCLK

LVTH244

CSS_REG AKS_REG RWS_REG CSS_DPR_ NBUSYS_DPR_N[1..0] RWS_DPR CSS_G_N[12..0] CSS_T_N[1..0] TESTFIFO <BUFS_CNT(6)>

CS_N[6..0]

SA[25..20] BS_NRD_N RD/WR WE_N[7..0]RDY_N STATUS[1..0]MODE[7..0] DREQ[1..0] DACK[1..0] DRAK[1..0]

CSS_FL_N IACK_REQ IACK_ACK ROD_BUSY_N ROB_ENB TESTFIFO CS_CSR RW_CSR WP_CSR CSR_VD_DIR CSR_VD_OE_N CSR_VA_OE_N CSR_SD_DIR CSR_SD_OE_N CSR_SA_OE_N

DPRAM SA[25..0] SD[31..0] SAA[25..0] SDD[31..0] SDT[31..0] SDF[31..0] DCSR[31..0] ACSR[7..2] A[31..0] D[31..0] VA[31..0] VD[31..0]

GF_RE_N[12..0]GF_WE_N[12..0] T_RE_N[1..0] T_WE_N[1..0] ROF_WE_N VF_WE_N

IRL_N[3..0]

IRQV[2..0] IACK_REQ IACK_ACK OEV_DPR_N OES_DPR_N BUSYS_FL_N RWS_FL OES_FL_N

SAA[20..2] LCX07 LCX07 LCX07 SW VADR[31..5] AMODE[1..0] <T_FIFO_RST(4)> <RV_FIFO_RST(4)> SH4_CRST_N SH4_CRST_N GLIF 光 TTCrx TTCIF SLIF Glink Slink LCX07 NIM Driver To/From ROB From SSW0∼12 From TTC ROD_BUSY

２．各種デバイス説明

２．１．CPU HD6417750F167(SH4) レジスタ名 アドレス サイズ データ値 BCR1 0xFF800000 32 0x0000 000C BCR2 0xFF800004 16 0xff0c WCR1 0xFF800008 32 0x2444 4444 WCR2 0xFF80000C 32 0x2492 6664 WCR3 0xFF800010 32 0x0000 0000 MCR 0xFF800014 32 0x5801 601c PCR 0xFF800018 16 0x0000 RTCSR 0xFF80001C 16 0xa509 RTCNT 0xFF800020 16 0xa500 RTCOR 0xFF800024 16 0xa5b4 PFCR 0xFF800028 16 Default SDMR2 0xFF900190 0x00 SDMR3 0xFF940190 8 0x00 ※ 各レジスタの詳細はSH4 のデータシートを参照して下さい。 ２．２．SDRAM TC59SM716AFTL-80 128MB SDRAM の設定は CPU のレジスタから操作されます。（前表参照）

２．３．FLASH ROM BM29LV800BA-90PFTN 2MB

※デバイスのA20∼A0 に A22∼A2 が繋がっているのでデバイスの コマンドシーケンスの値（アドレス）を2ビット左シフトした値を書き込んで下さい。    例：（プログラムシーケンス） 1．0x0000 1554に 00AA 00AAを 32 ビットライト 2．0x0000 0AA8 に 0055 0055を 32 ビットライト 3．0x0000 1554に 00A0 00A0を 32 ビットライト 4．任意アドレスに任意データを 32 ビットライト 各コマンドの詳細はデバイスのデータシートを参照して下さい。 ２．４．DPRAM IDT70V27L15 128KB

３．メモリマップ

３．１．ＳＨ４ メモリマップ エリア アドレス デバイス バス幅 備考 H’0000 0000 ∼ H’001F FFFF FLASH-ROM  (2MB) 32 ビットアクセスのみ 0 H’0020 0000 ∼ H’03FF FFFF 32 H’0400 0000 ∼ H’0401 FFFF DPRAM (128KB) 32 ビットアクセスのみ 1 H’0402 0000 ∼ H’07FF FFFF 32 2 H’0800 0000 ∼ H’0BFF FFFF SDRAM (64MB) 64 8/16/32/64ビットアクセス可 3 H’0C00 0000 ∼ H’0FFF FFFF SDRAM (64MB) 64 8/16/32/64ビットアクセス可 H’1000 0000 ∼ H’1000 007F CSR(FPGA) 32 ビットアクセスのみ H’1000 0080 ∼ H’10FF FFFF H’1100 0000 ∼ H’1100 000F DBGREG 32 ビットアクセスのみ 最下位バイトのみ実装 H’1100 0010 ∼ H’11FF FFFF 4 H’1200 0000 ∼ H’13FF FFFF FIFO-n FIFO-TTCn 32 32 ビットWriteアクセスのみ （ただし、有効ビットは下位１６ビット） 詳細は次項参照 H’1400 0000 ∼ H’15FF FFFF FIFO-n FIFO-TTCn 32 ビットReadアクセスのみ 5 H’1600 0000 ∼ H’17FF FFFF 32 H’1800 0000 ∼ H’19FF FFFF ReadoutFIFO 6 H’1A00 0000 ∼ H’1BFF FFFF FIFO-VME 32 32 ビットWriteアクセスのみ

３．１．１．エリア４ FIFO マッピング詳細（Write） H’1200 0000∼ GLINK-FIFO_0 H’1220 0000∼ GLINK-FIFO_1 H’1240 0000∼ GLINK-FIFO_2 H’1260 0000∼ GLINK-FIFO_3 H’1280 0000∼ GLINK-FIFO_4 H’12A0 0000∼ GLINK-FIFO_5 H’12C0 0000∼ GLINK-FIFO_6 H’12E0 0000∼ GLINK-FIFO_7 H’1300 0000∼ GLINK-FIFO_8 H’1320 0000∼ GLINK-FIFO_9 H’1340 0000∼ GLINK-FIFO_10 H’1360 0000∼ GLINK-FIFO_11 H’1380 0000∼ GLINK-FIFO_12 H’13A0 0000∼ TTC-FIFO_0 H’13C0 0000∼ TTC-FIFO_1 H’13E0 0000∼ このエリアのFIFO は SH4 からは１６ビットしか接続されていません。 従って GLINK-FIFO-n にライトする場合 D<15..0>, D<31..16> の順にライトされたデータをFPGAで３２ビットに展開して実際にGLINK-FIFO-n へライトアクセスを行います。 TTC-FIFO についても同様です。 ３．１．２ エリア 5FIFO マッピング詳細（Read） H’140 0000∼ GLINK-FIFO_0 H’1420 0000∼ GLINK-FIFO_1 H’1440 0000∼ GLINK-FIFO_2 H’1460 0000∼ GLINK-FIFO_3 H’1480 0000∼ GLINK-FIFO_4 H’14A0 0000∼ GLINK-FIFO_5 H’14C0 0000∼ GLINK-FIFO_6 H’14E0 0000∼ GLINK-FIFO_7 H’1500 0000∼ GLINK-FIFO_8 H’1520 0000∼ GLINK-FIFO_9 H’1540 0000∼ GLINK-FIFO_10 H’1560 0000∼ GLINK-FIFO_11 H’1580 0000∼ GLINK-FIFO_12 H’15A0 0000∼ TTC-FIFO_0 H’15C0 0000∼ TTC-FIFO_1 H’15E0 0000∼

３．１．３．DBGREG  アドレス ：  0x11000000  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し フラッシュメモリのビジー状態を示すレジスタです。コマンドを実行する前にはこのレジスタをポーリングして下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ FLA SH_B USY R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 Bit Reg 論理 説明 31∼1 RSV 予約 0 フラッシュメモリがコマンド実行中なので新規にコマンドを受付できませ ん。 0 FLASH_BUSY 1 フラッシュメモリはコマンドを受け付けます。

３．２．ＶＭＥ メモリマップ アドレスオフセット デバイス データ転送 備考 H’0 0000 ∼ H’0 007F CSR D32 H’0 0080 ∼ H’0 FFFF H’1 0000 ∼ H’1 7FFF ReadoutFIFO D32 リードアクセスのみ H’1 8000 ∼ H’1 FFFF FIFO-VME D32 D32BLT リードアクセスのみ H’2 0000 ∼ H’2 FFFF DPRAM (128Kbyte) D32

３．３．レジスタマップ アドレス オフセット レジスタ名 R/W 初期値 ア ク セ ス サ イ ズ デ バ イ ス 0x00 SETTING R/W H’0000 0003 32 0x04 GLINK_MON R H’0000 0000 32 0x08 GLINK_CHK RC H’0000 0000 32 0x0C GLINK_SET R/W H’0000 0002 32 0x10 TTC_CNT R/W H’0000 0002 32 0x14 SLINK_CNT R/W H’0000 0007 32 0x18 FIFO_INPUT_MASK R/W H’0000 0000 32 0x1C Reserved CSR 0x20 FIFO_FULL RC H’0000 0000 32 0x24 FIFO_ALMOST_FULL RC H’0000 0000 32 0x28 FIFO_EMPTY R H’0000 0000 32 0x2C FIFO_FULL_MASK R/W H’0001 FFFF 32 0x30 FIFO_ALMOST_FULL_MASK R/W H’0001 FFFF 32 0x34 GLINK_FIFO_RESET R/W H’0000 0003 32 0x38 TTC_FIFO_RESET R/W H’0000 0003 32 0x3C OUT_FIFO_RESET R/W H’0000 0003 32 0x40 SH4_IRL from CSR R/W H’0000 000F 32 0x44 VME_IREQ from SH4 R/W H’0000 0007 32 0x48 VME_IREQVEC from SH4 R/W H’0000 0000 32 0x4C VME_IREQ from CSR R/W H’0000 0007 32 0x50 VME_IREQVEC from CSR R/W H’0000 0000 32 0x54 ∼ 0x5C Reserved 0x60 SH4_RESET R/W H’0000 0001 32 0x64 ∼ 0x7C Reserved INTR

３．３．１． SETTING REGISTER  アドレスオフセット ： ０ｘ００  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ ROD BZ FIFO OUT TEST FIFO SC LK GC LK R/W R R R R R R R R R R R _{R/W R/W R/W R/W R/W} 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 Bit Reg 論理 説明 31∼5 RSV 予約 0 ROD_BUSY 条件成立時出力(FF/PAF) 4 RODBZ 1 ROD_BUSY 強制出力 0 RreadoutFIFO データを Slinkへ出力 3 FIFOOUT 1 RreadoutFIFO データを Vme バスへ出力 0 FIFO-n,FIFO-TTCn への SH4からの Write Disable 2 TESTFIFO 1 FIFO-n,FIFO-TTCn への SH4からの Write Enable 0 Slink の CLK に、TTCrx からの 40.08MHz の 1/2分周を使用 1 SCLK 1 Slink の CLK に、ｵﾝﾎﾞｰﾄﾞ水晶発振器の40.08MHz の 1/2分周を使用 0 Glink の CLK に、TTCrx からの 40.08MHz を使用 0 GCLK 1 Glink の CLK に、ｵﾝﾎﾞｰﾄﾞ水晶発振器の40.08MHzを使用

３．３．２． GLINK MON REGISTER  アドレスオフセット ： ０ｘ０4  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し このレジスタはGLINKからの信号をそのまま見せています。従ってレジスタ内でラッチ等はしていません。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ RDY 12 RDY 11 RDY 10 RDY 9 RDY 8 RDY 7 RDY 6 RDY 5 RDY 4 RDY 3 RDY 2 RDY 1 RDY 0 R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ GER 12 GER 11 GER 10 GER 9 GER 8 GER 7 GER 6 GER 5 GER 4 GER 3 GER 2 GER 1 GER 0 R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit reg 論理 説明 31∼5 RSV 予約

0 Glink not Ready

28∼16 RDY[12..0]

1 Glink Ready

15∼13 RSV 予約

0 Glink DATA not ERROR

12∼0 GER[12..0]

1 Glink DATA ERROR

３．３．３． GLINK CHK REGISTER  アドレスオフセット ： ０ｘ０8  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込みクリア このレジスタは一度ENABLEになるとその値を保持します。また、リードされると全ビットがクリアされます。 ただし、リードされている間もENABLEが出力されているビットはクリアされません。 必ず初期化時にダミーリードをして下さい。 このレジスタにライトはしないで下さい。 bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ FDC E12 FDC E11 FDC E10 FDC E9 FDC E8 FDC E7 FDC E6 FDC E5 FDC E4 FDC E3 FDC E2 FDC E1 FDC E0 R/W R R R RC RC RC RC RC RC RC RC RC RC RC RC RC 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ FGE

R12 FGER11 FGER10 FGER9 FGER8 FGER7 FGER6 FGER5 FGER4 FGER3 FGER2 FGER1 FGER0

R/W R R R RC RC RC RC RC RC RC RC RC RC RC RC RC 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit Reg 論理 説明 31∼5 RSV 予約 0 FIFO-read-data中、data/conrol wordのｼｰｹﾝｽ異常なし 28∼16 FDCE[12..0] 1 FIFO-read-data中、data/conrol wordのｼｰｹﾝｽ異常あり 15∼13 RSV 予約 0 FIFO-read-data中、RxGERRなし 12∼0 FGER[12..0] 1 FIFO-read-data中、RxGERRあり

３．３．４． GLINK SET REGISTER  アドレスオフセット ： ０ｘ０C  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ ESM PX ENB RX FLG ENB R/W R R R R R R R R R R R R R R R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 bit Reg 論理 説明 31∼2 RSV 予約

0 disable descramble (全 Glink 共通）

1 ESMPXENB

1 enable descramble (全 Glink 共通）

0 Flg bit is not used as a user bit (全 Glink 共通）

0 RXFLGENB

３．３．５． TTC CNT REGISTER  アドレスオフセット ： ０ｘ10  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ SDA I SDA O SCL I SCL O TTCR ST TTCR DY R/W R R R R R R R R R R/W R R/W R R R/W R 初期値 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 0 Bit Reg 論理 説明 31∼8 RSV 予約 0 7 SDAI 1 TTCrx-I2C ﾊﾞｽのﾃﾞｰﾀ入力 0 6 SDAO 1 TTCrx-I2C ﾊﾞｽのﾃﾞｰﾀ出力 0 5 SCLI 1 TTCrx-I2C ﾊﾞｽのｸﾛｯｸ入力 0 4 SCLO 1 TTCrx-I2C ﾊﾞｽのｸﾛｯｸ出力 3∼2 RSV 予約 0 reset TTCrx(reset_b) 1 TTCRST 1 none 0 TTCrx not ready 0 TTCRDY 1 TTCrx ready

３．３．６． SLINK CNT REGISTER  アドレスオフセット ： ０ｘ14  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ LRL3 LRL2 LRL1 LRL0 LDO WN# UCN TL# UTE ST# URE SET# R/W R R R R R R R R R R R R R R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 bit reg 論理 説明 31∼8 RSV 予約 0 7∼4 LRL[3..0] 1

LINK RETURN KINE DATA

0 SLINK IS NOT OPERATIONAL

3 LDOWN#

1 OPERATIONAL

0 TRANSMIT CONTROL WORD

2 UCNTL#

1 TRANSMIT DATA WORD

0 SET THE SLINK TO THE TEST MODE

1 UTEST#

1 SET THE SLINK TO NORMAL MODE

0 SLINK SET

0 URESET#

1 NONE

３．３．７． FIFO INPUT MASK REGISTER

 アドレスオフセット ： ０ｘ18  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ FIM_

T1 FIM_T0 FIM_12 FIM_11 FIM_10 FIM_9 FIM_8 FIM_7 FIM_6 FIM_5 FIM_4 FIM_3 FIM_2 FIM_1 FIM_0

R/W R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

bit reg 論理 説明

31∼15 RSV 予約

0 FIFO Write Enable

３．３．８． FIFO FULL REGISTER  アドレスオフセット ： ０ｘ20  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込みクリア このレジスタは一度ENABLEになるとその値を保持します。また、リードされると全ビットがクリアされます。 ただし、リードされている間もENABLEが出力されているビットはクリアされません。 必ず初期化時にダミーリードをして下さい。 このレジスタにライトはしないで下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ FF_ VF R/W R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ FF_ ROF FF_T1 FF_T0 FF12 FF11 FF10 FF9 FF8 FF7 FF6 FF5 FF4 FF3 FF2 FF1 FF0 R/W RC RC RC RC RC RC RC RC RC RC RC RC RC RC RC RC 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit Reg 論理 説明 31∼17 RSV 予約 0 not Full 16∼0 FF_VF FF_ROF FF_T[1..0] FF[12..0] 1 FIFO-Full

３．３．９． FIFO ALMOST FULL REGISTER

 アドレスオフセット ： ０ｘ24  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込みクリア このレジスタは一度ENABLEになるとその値を保持します。また、リードされると全ビットがクリアされます。 ただし、リードされている間もENABLEが出力されているビットはクリアされません。 必ず初期化時にダミーリードをして下さい。 このレジスタにライトはしないで下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ AF_ VF R/W R R R R R R R R R R R R R R R RC 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ AF_ ROF AF_ T1 AF_ T0

AF12 AF11 AF10 AF9 AF8 AF7 AF6 AF5 AF4 AF3 AF2 AF1 AF0

R/W RC RC RC RC RC RC RC RC RC RC RC RC RC RC RC RC 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 bit Reg 論理 説明 31∼17 RSV 予約 0 not Almost-Full 16∼0 AF_VF AF_ROF AF_T[1..0]

３．３．１０． FIFO EMPTY REGISTER

 アドレスオフセット ： ０ｘ28

 アクセスサイズ ： ロングワード（３２ｂｉｔ）

 アクセスタイプ ： 読み出し

このレジスタはFIFO からの信号をそのまま見せています。従ってレジスタ内でラッチ等はしていません。

VME バスからの FIFOリード時必ずこのレジスタをリードして EMPTYでないことをチェックした後 FIFO をリードして下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ EF_ VF R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ EF_

ROF EF_T1 EF_T0 EF12 EF11 EF10 EF9 EF8 EF7 EF6 EF5 EF4 EF3 EF2 EF1 EF0

R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit reg 論理 説明 31∼17 RSV 予約 0 not Empty 16∼0 EF_VF EF_ROF EF_T[1..0]

EF[12..0] 1 FIFO Empty

３．３．１１． FIFO FULL MASK REGISTER

 アドレスオフセット ： ０ｘ2C  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ MFF_ VF R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ MFF_ ROF MFF_ T1 MFF_ T0 MFF 12 MFF 11 MFF 10 MFF 9 MFF 8 MFF 7 MFF 6 MFF 5 MFF 4 MFF 3 MFF 2 MFF 1 MFF 0 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Bit reg 論理 説明 31∼17 RSV 予約 0 FIFO-Full による割り込み Enable 16∼0 MFF_VF MFF_ROF

３．３．１２． FIFO ALMOST FULL MASK REGISTER  アドレスオフセット ： ０ｘ30  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ MAF _ VF R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ MAF

_ROF MAF_T1 MAF_T0 MAF12 MAF11 MAF10 MAF9 MAF8 MAF7 MAF6 MAF5 MAF4 MAF3 MAF2 MAF1 MAF0

R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Bit reg 論理 説明

31∼17 RSV 予約

0 FIFO Almost-Full による割り込み Enable

16∼0 MAF_VF

MAF_ROF MAF_T[1..0]

MAF[12..0] 1 FIFO Almost-Full による割り込みDisable

３．３．１３． GLINK FIFO RESET REGISTER

 アドレスオフセット ： ０ｘ34  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み FIFO の設定を行いますので初期化時に設定して下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ G_FS EL1 G_FSEL0 G_LD FRSTG_ R/W R R R R R R R R R R R R R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 Bit Reg 論理 説明 31∼4 RSV 予約 0 3∼2 G_FSEL[1..0] 1 MRST 時、Offset 設定 pin。

0 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞ Enable。

1 G_LD

1 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞDisable。

0 FIFO reset

0 G_FRST

３．３．１４． TTC FIFO RESET REGISTER  アドレスオフセット ： ０ｘ38  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み FIFO の設定を行いますので初期化時に設定して下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ T_FS EL1 T_FS EL0 T_ LD T_ FRST R/W R R R R R R R R R R R R R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 Bit Reg 論理 説明 31∼4 RSV 予約 0 3∼2 T_FSEL[1..0] 1 MRST 時、Offset 設定 pin。

0 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞ Enable。

1 T_LD

1 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞDisable。

0 FIFO reset

0 T_FRST

３．３．１５． OUT FIFO RESET REGISTER  アドレスオフセット ： ０ｘ3C  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み FIFO の設定を行いますので初期化時に設定して下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ RV_F SEL1 RV_F SEL0 RV_ LD RV_ FRST R/W R R R R R R R R R R R R R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 Bit Reg 論理 説明 31∼4 RSV 予約 0 3∼2 T_FSEL[1..0] 1 MRST 時、Offset 設定 pin。

0 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞ Enable。

1 T_LD

1 MRST 時、Offset 設定 pin。MRST 後、Offset ﾚｼﾞｽﾀ ﾛｰﾄﾞDisable。

0 FIFO reset

0 T_FRST

1 none

LD,FSEL[1..0]と offset-valueの関係

LD FSEL1 FSEL0 offset-value

H L L 1023 L H L 511 L L H 255 L L L 127 L H H 63 H H L 31 H L H 15 H H H 7

３．３．１６． SH4 IRL from CSR REGISTER  アドレスオフセット ： ０ｘ40  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み FIFO_FULL、ALMOST_FULL が有効になると SH4 に対してこのレジスタに設定された割り込み番号を 通知します。 また、FIFO_FULL,ALMOST_FULL からの割り込みが無効の場合このレジスタに値を設定しても 割り込みは通知されません。 一度割り込みを通知した後、このレジスタに”H’0000 000F”を設定すると割り込みは止まります。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

ｒｅｇ IRL3 IRL2 IRL1 IRL0

R/W R R R R R R R R R R R R R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 Bit Reg 論理 説明 31∼4 RSV 予約 0 3∼0 IRL[3..0] 1 SH4 割り込み要求ﾚﾍﾞﾙ

３．３．１７． VME IREQ from SH4 REGISTER

 アドレスオフセット ： ０ｘ44  アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み SH4 がこのレジスタを書き換えると VMEに対して割り込みがあがります。 割り込み番号とレジスタ値の関係は以降の表を参照して下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ SI

REQ2 REQ1SI REQ0SI

R/W R R R R R R R R R R R R R R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

３．３．１８． VME IREQVEC from SH4 REGISTER  アドレスオフセット ： ０ｘ48 アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み SH4 から VMEに対して割り込みがあがった場合、IREQ サイクルにてこのレジスタ値が VECTORとして読み込まれます。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ SVE C31 SVE C30 SVE C29 SVE C28 SVE C27 SVE C26 SVE C25 SVE C24 SVE C23 SVE C22 SVE C21 SVE C20 SVE C19 SVE C18 SVE C17 SVE C16 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ SVE C15 SVE C14 SVE C13 SVE C12 SVE C11 SVE C10 SVE C9 SVE C8 SVE C7 SVE C6 SVE C5 SVE C4 SVE C3 SVE C2 SVE C1 SVE C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit Reg 論理 説明 0 31∼0 SVEC[31..0] 1 SH4 からの VME 割り込みﾍﾞｸﾀ

３．３．１９． VME IREQ from CSR REGISTER

 アドレスオフセット ： ０ｘ4C アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み FIFO_FULL、ALMOST_FULL が有効になると VMEに対してこのレジスタに設定された割り込み番号を 通知します。割り込み番号とレジスタ値の関係は以降の表を参照して下さい。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ CI

REQ2 REQ1CI REQ0CI

R/W R R R R R R R R R R R R R R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 Bit Reg 論理 説明 31∼3 RSV 予約 0 2∼0 CIREQ[2..0] 1 CSR からの VME 割り込みﾚﾍﾞﾙ(1∼7)

３．３．２０． VME IREQVEC from CSR REGISTER  アドレスオフセット ： ０ｘ50 アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み CSR から VME に対して割り込みがあがった場合、IREQ サイクルにてこのレジスタ値が VECTORとして読み込まれます。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ CVE C31 CVE C30 CVE C29 CVE C28 CVE C27 CVE C26 CVE C25 CVE C24 CVE C23 CVE C22 CVE C21 CVE C20 CVE C19 CVE C18 CVE C17 CVE C16 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ CVE C15 CVE C14 CVE C13 CVE C12 CVE C11 CVE C10 CVE C9 CVE C8 CVE C7 CVE C6 CVE C5 CVE C4 CVE C3 CVE C2 CVE C1 CVE C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit Reg 論理 説明 0 31∼0 CVEC[31..0] 1 CSR からの VME 割り込みベクタ

SIREQ[2..0],CIREQ[2..0]と VME バス IREQ[7..1]の関係

SIREQ[2..0]/CIREQ[2..0] VME 割り込み 111 割り込みなし 110 IREQ1 101 IREQ2 100 IREQ3 011 IREQ4 010 IREQ5 001 IREQ6 000 IREQ7 ※ 割り込みはSH4,CSR からの２種類ありますが、先に割り込みを有効にした方の VECTOR 値が IREQ サイクルで読まれます。 なお、VMEに対しての割り込みは IREQ サイクル開始時にクリアされます。

３．３．２１． SH4 RESET REGISTER  アドレスオフセット ： ０ｘ60 アクセスサイズ ： ロングワード（３２ｂｉｔ）  アクセスタイプ ： 読み出し／書き込み SH4 及びその周辺回路にリセットをかけます。 Bit 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 ｒｅｇ R/W R R R R R R R R R R R R R R R R 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 ｒｅｇ SH4_ RST R/W R R R R R R R R R R R R R R R R/W 初期値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 Bit Reg 論理 説明 31∼1 RSV 予約 0 SH4 RESET 0 SH4_RST 1 None

４．ＤＩＰＳＷ設定

４．１．GLINK-Rx の設定(SW7)

SW7 信号名 ＯＮ ＯＦＦ CH 備考

1 RXPASSENB Disable Enable GLINK-12 ON にセット

2 RXDIV0 0 1 GLINK-12 誤認防止のためOFF に

セット（下記注参照） 3 RXDIV1 0 1 GLINK-12 ON にセット 4 5 6 ※ DSW の設定に関わらず GLINKのリンクが確立するとハードウェアで自動的にHIGH レベルに固定されます。 確立していないときはHIGH,LOW をトグルします。 ４．２．GLINK-Rx の設定(SW8∼13) SWx 信号名 ＯＮ ＯＦＦ CH 備考

1 RXPASSENB Disable Enable GLINK-n ON にセット

2 RXDIV0 0 1 GLINK-n 誤認防止のためOFF に

セット（下記注参照）

3 RXDIV1 0 1 GLINK-n ON にセット

4 RXPASSENB Disable Enable GLINK-n+1 ON にセット

5 RXDIV0 0 1 GLINK-n+1 誤認防止のためOFF に

セット（下記注参照） 6 RXDIV1 0 1 GLINK-n+1 ON にセット 詳細は基板上のシルクを参照して下さい。 ※(n=0,2,4,6,8,10) ※ DSW の設定に関わらず GLINKのリンクが確立するとハードウェアで自動的にHIGH レベルに固定されます。 確立していないときはHIGH,LOW をトグルします。 ４．３．AMODE の設定(SW1)

ＳＷ1 信号名 PATERN1 PATERN2 PATERN3 PATERN4

8 AMODE[0] 0 0 1 1

7 AMODE[1] 0 1 0 1

４．４．VADR の設定(SW1,2,4,5)   VME ベースアドレスの設定 SW1 信号名 ON OFF 備考 3 VADR[5] 0 2 VADR[6] 0 1 VADR[7] 0 SW2 信号名 ON OFF 備考 8 VADR[8] 0 1 7 VADR[9] 0 1 6 VADR[10] 0 1 5 VADR[11] 0 1 4 VADR[12] 0 1 3 VADR[13] 0 1 2 VADR[14] 0 1 1 VADR[15] 0 1 SW4 信号名 ON OFF 備考 8 VADR[16] 0 1 7 VADR[17] 0 1 6 VADR[18] 0 1 5 VADR[19] 0 1 4 VADR[20] 0 1 3 VADR[21] 0 1 2 VADR[22] 0 1 1 VADR[23] 0 1 SW5 信号名 ON OFF 備考 8 VADR[24] 0 1 7 VADR[25] 0 1 6 VADR[26] 0 1 5 VADR[27] 0 1 4 VADR[28] 0 1 3 VADR[29] 0 1 2 VADR[30] 0 1 1 VADR[31] 0 1

４．５．SH4 の設定(SW3) ＳＷ3 信号名 ON OFF 備考 8 マスタ／スレーブ スレーブ マスタ 必ずOFF で使用 7 エリア0メモリタイプ ＭＰＸバス 通常メモリ 必ずOFF で使用 6 エンディアン ビッグ リトル 必ずON で使用 5 エリア0 バス幅 必ずOFF で使用 4 エリア0 バス幅 複数の組み合わせ可能 必ずOFF で使用 32 ビットに設定 3 クロックモード 必ずON で使用 2 クロックモード 必ずOFF で使用 1 クロックモード 複数の組み合わせ可能 必ずOFF で使用 CPUクロック ６倍 バスクロック ２倍 SH 内蔵周辺モジュール クロック１倍 ４．６．リセットスイッチ(SW6) ROD の SH4及びその周辺回路にリセットをかけます。 ４．７． その他の設定(SW7,14,15) 使用しません。（ＯＦＦ側にしておいＳＤてください。）

５．ＪＰ設定

５．１． SYS_RESET JP 番号 説 明 1-2 ショート 2-3 ショート JP1 SYS_RESET を有効にするかどうか 有効 無効 ５．２． TCCLK JP 番号 説 明 ショート オープン JP11-7,8 TTCrx モジュールが実装されていないときに FIFOへクロックを 供給するかどうか（TTXrxモジュール実装時は必ずオープン） 供給する 供給しない ５．３． FG JP 番号 説 明 ショート オープン JP23 基板内のGNDとフレームグランドを同一にするかどうかの設定 同一のGND 別のGND ５．４． その他のJP  全てデバッグ用ピンのため短絡はしないで下さい。

６．ＬＥＤについて

LED 番号 説 明 LED1 VME 用 CLKを分周させたものを出力 LED2 VME のアクセス時点灯。（６４アクセス毎にトグル） LED3 BERR 時点灯 LED4 消灯 LED１ ∼ LED5 LED5 消灯 LED１ ∼ LED9 デバッグ用の出力のため意味を持ちません。 LED10 FF,PAF によっての割り込みがある場合点灯 LED11 FIFO が全て EF の場合点灯

LED12 FIFO が一つでもPAF の場合点灯

LED13 FIFO が一つでもFF の場合点灯 LED14 ∼ LED23 デバッグ用の出力のため意味を持ちません。 LED19 SLINK用 CLK を分周させたものを出力 FIFODATAを SLINK へ出力時点灯 LED20 FIFODATAを VME へ出力時消灯 LED21 LFF 時点灯 LED22 消灯 LED19 ∼ LED23 SLINKに 対応する LED23 消灯 LED(24+4n) GLINK_FIFO 用 CLK を分周させたものを出力 LED(25+4n) TESTFIFO 時点灯 LED(26+4n) RXERROR 時点灯 LED24 ∼ LED75 各GNIK に対応する LED(27+4n) RXREADY 時点灯

LED76 TESTMD ジャンパON 時点灯

LED77 TTC_FIFO_0に対するライト時点灯（６４アクセス毎にトグル） LED78 TTC_FIFO_1に対するライト時点灯（６４アクセス毎にトグル） LED76 ∼ LED79 TTCrx に対応する LED79 TTC_FIFO 用 CLK を分周させたものを出力 LED80 ∼ LED92 光モジュール（Ｖ２３８１８）のシグナルディテクト（ＳＤ）

７．コネクタについて

CN 番号 説 明 P1 VME コネクタP1 P2 VME コネクタP2 CN1 デバッグ用電源入力コネクタ CN2 ROD_BUSY 出力

CN7 ALTERA-JTAGダウンロード用（SRAM書き込み）

CN8 SH4-JTAG 用

J1 TTCrx モジュール用

７．１． VME コネクタ P1 ピン 番号 信号名 ピン 番号 信号名 ピン 番号 信号名 ピン番 号 信号名 ピン 番号 信号名 A1 VD0 B1 C1 VD8 D1 Z1 A2 VD1 B2 C2 VD9 D2 GND Z2 GND A3 VD2 B3 C3 VD10 D3 Z3 A4 VD3 B4 C4 VD11 D4 Z4 GND A5 VD4 B5 C5 VD12 D5 Z5 A6 VD5 B6 C6 VD13 D6 Z6 GND A7 VD6 B7 C7 VD14 D7 Z7 A8 VD7 B8 C8 VD15 D8 Z8 GND A9 GND B9 C9 GND D9 Z9 A10 SYSCLK B10 C10 D10 Z10 GND A11 GND B11 C11 BERRIN# D11 Z11 A12 DS1# B12 C12 SYSRST# D12 +3.3V Z12 GND A13 DS0# B13 C13 LWORD# D13 Z13

A14 WRITE# B14 C14 AM5 D14 +3.3V Z14 GND

A15 GND B15 C15 VA23 D15 Z15

A16 DTACK# B16 AM0 C16 VA22 D16 +3.3V Z16 GND

A17 GND B17 AM1 C17 VA21 D17 Z17

A18 AS# B18 AM2 C18 VA20 D18 +3.3V Z18 GND

A19 GND B19 AM3 C19 VA19 D19 Z19

A20 IACK# B20 GND C20 VA18 D20 +3.3V Z20 GND

A21 IACKIN# B21 C21 VA17 D21 Z21

A22 IACKOUT# B22 C22 VA16 D22 +3.3V Z22 GND

A23 AM4 B23 C23 VA15 D23 Z23

A24 VA7 B24 IREQ7# C24 VA14 D24 +3.3V Z24 GND

A25 VA6 B25 IREQ6# C25 VA13 D25 Z25

A26 VA5 B26 IREQ5# C26 VA12 D26 +3.3V Z26 GND

A27 VA4 B27 IREQ4# C27 VA11 D27 Z27

A28 VA3 B28 IREQ3# C28 VA10 D28 +3.3V Z28 GND

A29 VA2 B29 IREQ2# C29 VA9 D29 Z29

A30 VA1 B30 IERQ1# C30 VA8 D30 +3.3V Z30 GND

A31 B31 C31 D31 GND Z31

７．２． VME コネクタ P2 ピン 番号 信号名 ピン 番号 信号名 ピン 番号 信号名 ピン番 号 信号名 ピン 番号 信号名 A1 B1 +5V C1 D1 Z1 A2 B2 GND C2 D2 Z2 GND A3 B3 RETRY# C3 D3 Z3 A4 B4 VA54 C4 D4 Z4 GND A5 B5 VA25 C5 D5 Z5 A6 B6 VA26 C6 D6 Z6 GND A7 B7 VA27 C7 D7 Z7 A8 B8 VA28 C8 D8 Z8 GND A9 B9 VA29 C9 D9 Z9 A10 B10 VA30 C10 D10 Z10 GND A11 B11 VA31 C11 D11 Z11 A12 B12 GND C12 D12 Z12 GND A13 B13 +5V C13 D13 Z13 A14 B14 VD16 C14 D14 Z14 GND A15 B15 VD17 C15 D15 Z15 A16 B16 VD18 C16 D16 Z16 GND A17 B17 VD19 C17 D17 Z17 A18 B18 VD20 C18 D18 Z18 GND A19 B19 VD21 C19 D19 Z19 A20 B20 VD22 C20 D20 Z20 GND A21 B21 VD23 C21 D21 Z21 A22 B22 GND C22 D22 Z22 GND A23 B23 VD24 C23 D23 Z23 A24 B24 VD25 C24 D24 Z24 GND A25 B25 VD26 C25 D25 Z25 A26 B26 VD27 C26 D26 Z26 GND A27 B27 VD28 C27 D27 Z27 A28 B28 VD29 C28 D28 Z28 GND A29 B29 VD30 C29 D29 Z29 A30 B30 VD31 C30 D30 Z30 GND A31 B31 GND C31 D31 GND Z31 A32 B32 +5V C32 D32 Z32 GND ７．３． デバッグ用電源入力コネクタ(CN1) ピン番号 信号名 1 +3.3V 2 +3.3V 3 +3.3V 4 +3.3V 5 +5V 6 GND 7 GND 8 GND 9 GND 10 GND

７．４． SH4_UART_CH0 コネクタ(CN3) ピン番号 信号名 1 TX0 2 RX0 3 GND ７．５． SH4_UART_CH1 コネクタ(CN4) ピン番号 信号名 1 TX1 2 RX1 3 GND ７．６． ALTERA_JTAG ダウンロード用(CN6,7) ピン番号 信号名 1 TCKI 2 GND 3 TDO 4 +3.3V 5 TMS 6 7 8 9 TDI 10 GND ７．７． SH4_JTAG 用(CN8) ピン番号 信号名 1 TCK 2 GND 3 TRST# 4 GND 5 SHTDO 6 GND 7 ASEBRK# 8 9 TMS 10 GND 11 TDI 12 GND 13 RST# 14 GND

７．８． TTCrx(J1,2) ピン番号(J1) 信号名 ピン番号(J2) 信号名 1 1 2 TTCCLKdes1 2 3 3 4 4 5 5 6 6 7 7 EVCNTLSTR 8 8 EVCNTHSTR 9 9 10 10 GND 11 SUBADR0 11 BCNT0 12 SUBADR1 12 BCNT1 13 SUBADR2 13 BCNT2 14 SUBADR3 14 BCNT3 15 SUBADR4 15 BCNT4 16 SUBADR5 16 BCNT5 17 SUBADR6 17 BCNT6 18 SUBADR7 18 BCNT7 19 TTC_DQ0 19 BCNT8 20 TTC_DQ1 20 BCNT9 21 TTC_DQ2 21 BCNT10 22 TTC_DQ3 22 BCNT11 23 Doutstr 23 24 GND 24 25 TTC_DOUT0 25 26 TTC_DOUT1 26 27 TTC_DOUT2 27 SDA 28 TTC_DOUT3 28 29 TTC_DOUT4 29 BCNTSTR 30 TTC_DOUT5 30 31 TTC_DOUT6 31 GND 32 TTC_DOUT7 32 GND 33 RESET_B 33 GND 34 READY 34 GND 35 GND 35 +5V 36 GND 36 +5V 37 GND 37 +5V 38 GND 38 +5V 39 GND 39 40 GND 40 SCL 41 GND 41 GND 42 GND 42 GND 43 GND 43 +3.3V 44 GND 44 +3.3V 45 GND 45 +3.3V 46 GND 46 +3.3V 47 GND 47 GND 48 GND 48 GND 49 GND 49 GND 50 GND 50 GND

７．９． SLINK 用(CN5) ピン番号 信号名 ピン番号 信号名 1 LRL3 33 SLD23 2 LRL2 34 SLD22 3 +3.3V 35 SLD21 4 LRL1 36 GND 5 +3.3V 37 SLD20 6 LRL0 38 SLD19 7 LDOWN# 39 +3.3V 8 GND 40 SLD18 9 GND 41 SLD17 10 LFF# 42 SLD16 11 UCLK 43 SLD15 12 GND 44 GND 13 GND 45 SLD14 14 UWEN# 46 SLD13 15 URESET# 47 GND 16 GND 48 SLD12 17 GND 49 SLD11 18 UTEST# 50 SLD10 19 UCNTRL# 51 SLD9 20 GND 52 +3.3V 21 SLD31 53 SLD8 22 +3.3V 54 SLD7 23 GND 55 GND 24 SLD30 56 SLD6 25 SLD29 57 SLD5 26 SLD28 58 SLD4 27 SLD27 59 SLD3 28 GND 60 GND 29 SLD26 61 SLD2 30 SLD25 62 SLD1 31 GND 63 +3.3V 32 SLD24 64 SLD0