FPGA
を用いたLatching Scaler
回路の試作伊藤 康彦1，今津 節男*2，長壁 正樹*3，中西 秀哉*4
*1核融合科学研究所技術部，*2（有）プレテック，*3核融合科学研究所プラズマ加熱物理研究系，
*4高温プラズマ物理研究系
1. 概要
核融合科学研究所では大型ヘリカル実験装置（LHD）において，イオン温度が6000万度以上の高温プラズマが生成さ れ，そのイオン温度計測法の一つとしてプラズマから放出される中性粒子の挙動を測定するものがある。この中性粒子測 定装置において検出粒子数を計数するための回路がLatching Scaler であり，要求される主な仕様は最高150MHzの8 チャンネルパルス入力を16bit カウンタで計数し，最短1μs周期のlatch入力信号タイミングで計数値を32MBのメモ リに転送してEthernetへ送出するものである。この試作にあたり回路は概ね市販のFPGAボード（SUZAKU-V:SZ410,
Atmark Techno社）内に構成され，他はパルス入力及び電源回路のみであるが，入力回路が高速対応となるため様々な
問題を抱えた。本稿ではそれらの解決のために行った対策について述べる。
2. 回路構成及び動作 (1)回路全体の構成 (図1)
本回路の基本的な動作は，粒子検出器か ら出力されたNIM(Nuclear Instrument Modules)規格レベルのパルス信号をコン パレータでLow Voltage TTLレベルに変換 し，これをFPGA（Field Programmable Logic Gate Array, Xilinx社， Vertex4 XC4VFX12）内に構成されたlatching scaler回路で計数し，ラッチ入力信号のタ イミングで計数値をメモリに転送し，この データをEthernetへ送出するものである。
Latching Scalerの動作条件設定，計数デ ータの取得及び，LAN Controllerの制御等 はFPGA内にハードコアとして組み込まれ たCPU（PowerPC405）が行い，OSは Linux2.6.18を使用している。
(2) latching scalerの回路構成 (図2)
検出器入力信号は16bit非同期カウンタで計数し，計数値はラッチ入力信号タイミングで保持する。ラッチ時の動作モ ードは連続カウントモードとカウンタクリアモードの2種類である。カウント許可制御はCPU側からの命令または外部 トリガ信号から行い，停止の場合はInhibit入力時または，ラッチ回数が規定値を超えた場合，FIFO（First In First Out） のメモリ使用量が容量を超えた場合に行う。16bitカウンタとラッチの動作タイミングは非同期であるため、カウンタを グレイコード型として計数値取得時の誤差の軽減を図った。システムクロック周波数は計数部とラッチ部が150MHz、 回路動作設定レジスタとDMA (Direct Memory Access) 転送部が100MHzと異なるため，FIFOの入出力クロックは非
図1. 回路全体の構成
同期で独立してある。FIFO蓄積データはXilinx Cash Linkバスを通してメモリへ最大32MBまでDMA転送される。
このFIFOの役割は主に2つあり，1)LANへのデータ送出が滞った場合に，最初はXCLバスで用意された1kBのFIFO にデータが蓄積されるが，ここが一杯になった場合のバッファとして，2)DMA転送は一度に8バイト転送するため，計 数データが8バイト分準備されるまでの一時記憶として本FIFOにデータを蓄積する。
3. 回路・基板設計 (1)回路設計
本回路の主要部となるFPGAボードは、当所で採用実績の多いSUZAKUを選択した。従来はSZ130型を利用してい たが、多くのメモリ容量を確保したいため倍容量である64MBのSZ410型を選択した。メモリ領域はLatching Scaler と Linux用に等分割してある。
FPGAの変更によりCPUがSZ130で使用していたMicroBlazeからPowerPCに変更されたためMMU（Memory Management Unit）を利用することになり，アプリケーションソフト側とメモリとのデータ入出力において、SZ130で はC言語のポインタにより直接メモリへアクセスできたが、SZ410ではデバイスドライバの製作が必要となった。
NIM－LVTTL変換部は，回路を簡素化するため正負電源の150MHzコンパレータLT1715を用い、電流駆動力強化 のためバッファNC7SZ125を挿入した。
(2)基板設計
プリント基板は４層基板が望ましいが、コストの関係で両面を採用した。また、以前に200MHzのECL回路をベタア ース付両面穴あき基板で良好な動作ができた経験があったため、両面でも多少高速動作に配慮したパターン設計で動作で きるであろうと判断した。
4. 回路試作・不具合対策 (1)試作１回目
最初に試作した基板を図3に示す。4チャンネル構成でコンパ レータはPositive Emitter Coupled Logic出力のADCMP561を 使用し、試験用にその出力をLow Voltage PECLとして SUZAKUに供給するチャンネルと、その間にLVPECL to LVTTLコンバータSY100ELT23を挿入するチャンネルに分割 した。結果はコンパレータの応答速度が750psecと超高速であっ たため、これにパターン設計が対応されず波形が乱れてしまい、
SUZAKUの入力バッファ後の波形（図4）のようにダブルパル
ス様の状態が解消できず、このコンパレータの利用を諦めた。
図2. Latching Scalerの回路構成
ADCMP561 SUZAKU-V
図3. 1回目試作基板 SY100ELT23
(2)試作2回目
本回路の仕様では必要以上に高速であるコンパレータ ADCMP561を仕様に合ったLT1715に変更した2回目の 試作基板を図5に示す。回路構成は最終的に図1となるが、
当初は電流駆動バッファを挿入していない。SUZAKUが 未接続の状態では良好な波形（図7）が得られるが、これ を接続するとコネクタ等の容量負荷が増加し図8の様な振 幅が抑圧された波形となり，FPGAの入力バッファの論理 レベルを満足できなかった。対策としてSUZAKUの入力 抵抗Rsinを220ΩとしてLT1715の定格出力電流15mAま で流して波形の安定を図るも結果は不良であった。さらに 駆動能力が24mAと高いバッファNC7SZ125を挿入し,そ
の入力抵抗に220Ωを付加，Rsinを150Ωに減少して、FPGAに必要な入力レベルを維持することができた。
しかし、150MHzパルスを入力した場合において，2チャンネル入りコンパレータの両チャンネルを同時に動作させる
と、それらの位相関係によっては出力波形が相互干渉して振幅が抑圧される現象が発生した（図9）。対策として、スル ーホールを通してコンパレータの基板裏面に実装していたバイパスコンデンサ（1608, 0.01μF）を表面に移動したとこ ろ、振幅抑圧が軽減され必要なロジックレベルを満足することができた（図10）。実際に1μs周期でメモリに転送され
図7. LT1751の出力波形 220Ω負荷 図8. LTf1751の出力波形 220Ω//SUZAKU接続 LVTTLのHレベルを満足できない
図5 2回目試作基板 図6電流駆動バッファ基板 LT1715
NC7SZ125 電流駆動バッファ基板
図4. FPGA内バッファ出力波形
誤動作で発生したダブルパルス
たデータを読出し，16bitカウンタがオーバーフローするまでのチャンネル間計数誤差を確認したところ±1カウント以 内に収まっていた。
5. まとめ
高温プラズマ中の中性粒子数を計数するための，FPGAボード（SUZAK-V:SZ410）を利用した4チャンネルLatching Scaler回路を試作した。回路への入力パルス周波数は150MHzまで要求され，入力回路を両面プリント基板上に実装し，
２度の試作を経て実用レベルのパルス計数を行うことができた。今後は本試作基板でソフトウェアの動作試験を行い，次 に8チャンネルを実装した量産用の試作基板を製作する予定である。
図10. LT1751の2回路動作時出力波形 バイパスコンデンサ配置変更後 図9. LT1751の2回路動作時出力波形
バイパスコンデンサ配置変更前 振幅が抑圧されている
