2001 Format for ITRS

(1)

I

NTERNATIONAL

T

ECHNOLOGY

R

OADMAP

FOR

S

EMICONDUCTORS

2011

年版

リソグラフィ

THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL PRODUCTS OR EQUIPMENT.

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訳者まえがき

この文書はInternational Technology Roadmap for Semiconductors 2011 Edition(国際半導体技術ロードマップ2011 年版)本文の日本語訳である。

国際半導体技術ロードマップ（以下 ITRS と表記）は、米国、日本、欧州、韓国、台湾の世界５極の専門家によって編集・作成されている。日本では、半導体技術ロードマップ専門委員会（STRJ）が電子情報技術産業協会（JEITA）内に組織され、日本国内で半導体技術ロードマップについての調査活動を行うとともに、 ITRS の編集・作成に貢献している。STRJ 内には 15 のワーキンググループ（WG: Working Group）が組織され、半導体集積回路メーカ、半導体製造装置メーカ、材料メーカ、大学、独立行政法人、コンソーシアムなどから専門家が集まり、それぞれの専門分野の調査活動を行っている。 ITRS は改版を重ねるごとにページ数が増え、20１１年版は英文で 1000 ページを越えるの文書となった。このような大部の文書を原文で読み通すことは専門家でも多大な労力を要するし、専門家であっても技術分野が少し異なると ITRS を理解することは必ずしも容易でない。STRJ の専門委員がその専門分野に応じて ITRS を訳出することで、ITRS をより親しみやすいものにすることができるのではないかと考えている。なお、ITRS 2005 年版（英語の原書）までは、ウェブ公開とともに、印刷された本としても出版していたが、 ITRS 2007 年版以降、は印刷コストが大きくなってきたこと、ウェブ上で無料公開されている文書の出版版を本の形で有償頒布しても需要が限られることなどのため、印刷物の形での出版を断念し、ウェブ公開のみとなった。ITRS の読者の皆様にはご不便をおかけするが、ご理解願いたい。ITRS 2009 年版以降、電子媒体で ITRS を公開することを前提に編集を進め、ITRS の表は原則として、Microsoft Excel のファイルとして作成し、そのまま公開することにした。 ITRS は英語で書かれている。日本語訳の作成は、STRJ 委員が分担してこれにあたり、JEITA の STRJ 担当事務局が全体の取りまとめを行った。訳語については、できる限り統一するように努めたが、なお、統一が取れていないところもある。また、訳者によって、文体が異なるところもある。ITRS の原文自体も多くの専門家による分担執筆であり、そもそも原文の文体も一定していないことも、ご理解いただきたい。誤訳、誤字、脱字などが無いよう、細心の注意をしているが、短期間のうちに訳文を作成しているため、なお間違いが含まれていると思う。また、翻訳の過程で原文のニュアンスが変化してしまうこともある。訳文についてお気づきの点や、ITRS についてのご批判、ご意見などを事務局まで連絡いただけますよう、お願い申し上げます。今回の訳出にあたっては、ITRS の本文の部分のみとし、ITRS 内の図や表の内部の英文は訳さないでそのまま掲載することとした。Executive Summary の冒頭の謝辞（Acknowledgments）に、ITRS の編集にかかわった方々の氏名が書かれているが、ここも訳出していない。

原文中の略語については、できるかぎり、初出の際に、「ITRS(International Technology Roadmap for Semiconductors)」のように（）内に原義を示すようにした。英文の略号をそのまま使わないで技術用語を訳出する際、原語を引用したほうが適切と考えられる場合には、「国際半導体技術ロードマップ（ITRS: International Technology Roadmap for Semiconductors、以下 ITRS と表記）」「国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors）」のように和訳の後に（）内に原語やそれに対応する略語を表示した。Executive Summary の用語集（Glossary）も参照されたい。原文の括弧（）があってそれを訳するために括弧を使った場合もあるが、前後の文脈の関係で判別できると思う。また訳注は「【訳者注：この部分は訳者の注釈であることを示す】」のように【】内に表記した。また［］内の部分は、訳者が原文にない言葉をおぎなった部分であることを示している。訳文は厳密な逐語訳ではなく、日本語として読んで意味が通りやすいように意訳している。ITRS のウェブ版ではハイパーリンクが埋め込まれているが、今回の日本語版ではハイパーリンクは原則として削除した。読者の皆様には不便をおかけするが、ご理解いただけば幸いである。今回の日本語訳全体の編集は全体のページ数が膨大であるため、大変な作業となってしまいました。編集作業を担当いただいた、JEITA 内 SRTJ 事務局の進藤淳二さん、関口美奈さんに大変お世話になりました。

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とSTRJ へのご理解とご支援をよろしくお願い申し上げます。 2012 年 5 月訳者一同を代表して電子情報技術産業協会（JEITA）半導体部会半導体技術ロードマップ専門委員会（STRJ）委員長石内秀美（株式会社東芝）

版権について

O

RIGINAL

(E

NGLISH VERSION

)

C

OPYRIGHT

©

2011

S

EMICONDUCTOR

I

NDUSTRY

A

SSOCIATION

All rights reserved

ITRS •SEMATECH, Inc. , 257 Fuller Road, Albany, NY 12203 • http://www.itrs.net

Japanese translation by the JEITA, Japan Electronics and Information Technology

Industries Association under the license of the Semiconductor Industry Association

－引用する場合の注意－

原文(英語版)から引用する場合： ITRS 2011 Edition page XX, Figure(Table) YY この日本語訳から引用する場合： ITRS 2011 Edition （JEITA 訳） XX 頁,図(表)YY

と明記してください。 --- 問合せ先：一般社団法人電子情報技術産業協会半導体技術ロードマップ専門委員会事務局電話: 03-5218-1068 電子メール: [email protected]

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概要 ... 1 困難な課題 2 困難な課題—短期的: 2012-2018 年(> 16 nm ロジック/DRAM、 > 11 nm フラッシュ)... 2 困難な課題—長期的; 2019-2025 年(< 16 nm ロジック/DRAM, 11 nm フラッシュ量産) ... 6 リソグラフィ技術の要求 ... 7 解決策候補 15 クロスカットニーズと解決策候補... 17 環境、安全と健康 ... 17 ファクトリインテグレーション ... 17 歩留まり改善... 18 計測 ... 18 モデリング＆シミュレーション ... 19 将来の新探求材料のインパクト ... 19 参考文献 ... 21

LIST OF FIGURES

Figure LITH1 Process Flows for Pitch Splitting (DE, DP), and Spacer Patterning ... 3

Figure LITH2A Schematic of positive tone Sidewall Spacer Double Patterning ... 12

Figure LITH2B Schematic of Sidewall Spacer quadruple patterning……… 12

Figure LITH2C Table of Equations for Spacer Quadruple Patterning ... 13

Figure LITH2D Schematic of a cut mask applied to a spacer array ... 13

Figure LITH3A/B Lithography Exposure Tool Potential Solutions ... 16

LIST OF TABLES

Table LITH1 Lithography Difficult Challenges... 7

Table LITH2 Lithography Technology Requirements ... 7

Table LITH3A Resist Requirements... 8

Table LITH3B Resist Sensitivities ... 8

Table LITH4 Optical Mask Requirements ... 9

Table LITH5 Multiple Patterning Requirements ... 9

Table LITH6 EUV Mask Requirements... 13

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リソグラフィ

概要

2011 年以降我々が知るように光リソグラフィの延命は益々困難になってきている。光のシングル露光は 40nm ハーフピッチ(hp)で限界に達した。今日、32nm ハーフピッチのフラッシュ・デバイスは、NA と波長を変えずにハーフピッチを拡張する方法としてダブルパターニング(DP)を用いて現在生産されている。2013 年に DRAM と MPU を 32nm ハーフピッチへ進め、そしてフラッシュが 22nm ハーフピッチで限界のテストを始めるには、この取り組みでは厳しい。22nm 以降へ円滑に移行するためには、この時点で光以外のリソグラフィが量産適用される必要がある。極端紫外線リソグラフィ(EUVL)は、いくつかの製造メーカにパイロットライン用装置が納入されたことで大きな勢いを得てきた。2012 年に入ると生産装置購入の計画もいくつかアナウンスされている。もし、EUVL が予定通り準備できない場合、業界では DP からマルチパターニング(MP)へ延命されるだろう。他の光以外のリソグラフィも少量への適用やプロトタイプへの補完的なものに使われるかも知れない。新規技術解決策の発明と並んで、設計、プロセス開発、そしてマスクコストおよび装置とプロセスの CoO(Cost of Ownership)の上昇の中で、チップコストを経済的にすることも重要である。光リソグラフィの拡張と次世代リソグラフィ技術の開発には次の分野における進歩が必要である。 • 露光装置 • レジスト材料とプロセス装置 • マスクブランクス材料、マスク製造、そしてマスク製造装置 • 寸法測定、膜厚および重ね合わせ測定、そして欠陥検査の計測装置

本章は、リソグラフィにおける困難な課題(Table LITH1)、技術的要求(Table LITH2)、および解決策候補 (Figure LITH3A と LITH3B)の 15 年間のロードマップの概略である。加えて、リソグラフィ国際技術ワーキンググループ(International Technology Working Group[ITWG])と、環境、安全と健康(ESH)、ファクトリインテグレーショ

ン(Factory Integration)、歩留まり改善(Yield Enhancement)、計測、モデリング&シミュレーション、新探求材料

(ERM)の各 TWG とのクロスカット活動とそれぞれとの関係を示す。 集積回路を生産するためのリソグラフィのキーとなる要求は以下の様にまとめられる。Table LITH2 はデバイスタイプとハーフピッチに基づいた要求である。 • 寸法(CD)制御—設計される多くのパターンのサイズは正確に制御される必要がある。寸法制御は、各露光フィールド内、各ウェハ内とウェハ間で維持される必要がある。寸法制御は、適切なトランジスタ性能と配線性能と、その結果としての総合的な回路性能を得るために必要である。 • 重ね合わせ—適切な歩留まりを達成するため、各集積回路のすべての位置で下層に対して正確に位置決めされる必要がある。 • 欠陥制御—所望のパターンは追加例外なく、すべて位置でプリントされなくてはならない。リソグラフィ・プロセスにおいて、ウェハにパーティクルが新たに付着することは許されない。 • 低コスト—寸法制御、重ね合わせ、および欠陥制御への要求が満足される限り、装置、材料(レジストを含む)、およびマスクのコストはできるだけ低く抑える必要がある。コストを最小にするために、リソグラフィの各工程はできるだけ短い時間で実行されるべきである。マスクはできるだけ多くのウェハの露光に使用されるべきである。装置は信頼性が高く、必要なときにウェハに露光できることが必要とされる。短期的課題は多いが、業界ではそれらに取り組んでいる。リソグラフィのシステムは前世代のステッパーよりも約 2 倍の処理能力で動くように作られる。従って、取り組まれているいくつかの CoO の課題はダブルパターニングと関連づけられた。より多くの製品でダブルパターニングが生産に移行するためには、リソグラフィマスクのパタ

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ーン形成システムの重ね合わせ問題での改善も行われている。業界は、特に必要とされる EUV マスクのインフラといった光以外のリソグラフィに結びつく基礎的な課題にもさらに取り組んでいる。長期的なリソグラフィの課題は技術の拡張性である。業界は拡張の可能性無しに 1-2 世代ノードのみにしか使われない様な解決策に資金を出すことを好まない。代わりにこれらの利益と考え方をもって、リソグラフィ業界は将来の投資回収(ROI)を改善する方向に再び戻るだろう。

困難な課題

Table LITH1 に最小ハーフピッチを継続した微細化での最も困難な短期的および長期的な課題を示す。業界 では短期間に従来の光シングル露光からダブル・マルチパターニングまたは EUV 光によるパターニングへの移行する必要があるため、短期と(2018 年以降の)長期の区切りはいくらか不定にやって来る。もしこれらの技術が 11nm ハーフピッチまで継続する、またはマスクレスリソグラフィ、インプリント、誘導自己組織化または 6.x nm リソグラフィのような代替解決策が実行される必要があるならば、長期的には疑問が発生する。

困難な課題—短期的:

2012-2018 年(>

16

NM

ロジック/DRAM、

>

11

NM

フラッシュ)

ダブルパターニング/スペーサー技術 光の波長を使って要求される解決策を満たすということは、それぞれのデバイスレイヤ毎にマルチ露光の適用を進めることである。レベンソン型位相シフトマスクとトリムやダブルダイポール露光を含め、いくつかのダブル露光手法はすでに使用されている。これらの手法により回折限界(k1=0.25)近くでの解像が可能となる。さらにマルチ露光手法では、シングル露光の回折限界を超えた像を形成するように設計する必要がある。これらは、マルチ露光手法(Table LITH5)の固有のタイプにより異なるリソグラフィに対する追加要求となる。ピッチスプリット(PS)とスペーサーパターニング(SP)の 2 つの基本的なプロセスとそれらの要求には、厳しいリソグラフィのパターニング工程に違いがある。PSは、しばしばリソエッチ・リソエッチ(LELE)と呼ばれるような 1 デバイスレイヤに対し 2 つに分かれたリソグラフィ/エッチング工程といった伝統的なダブルパターニング(DP)と、1 材料に対し 2 回のリソグラフィ露光で 1 回のエッチングを行うようなダブル露光を含む。これには非線形レジストやリソフリーズプロセスを含めることができる。SPプロセスでは 1 つの厳しいリソグラフィ工程と、2 組の厳しいパターンを決めるスペーサーの様なプロセスでの薄膜形成とエッチング工程を追加で使用する。(このプロセスではダイポールリソグラフィのマットマスクの様な 2 番目のカットマスクも必要となる。) スペーサー・ダブル/マルチパターニングでは 1 回かそれ以上の厳しい露光を回避できるが、シングル露光がパターンの位置を決めるため、許容される形状は制限される。Figure LITH1 はこれらの異なるアプローチ1,2,3,4_{のプロセスフロー概略である。}

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Figure LITH1 Process Flows for Pitch Splitting (DE, DP), and Spacer Patterning これらすべての技術にはそれぞれ次のような課題がある。 • マスク位置精度、マスク間マッチング、そして 2 つの独立した露光により決定されるエッジのための寸法制御を含めたマルチ露光の重ね合わせ • 複数回の独立した露光用フォトレジスト • スペーサー技術に追加されるプロセス工程の実行と制御 • マルチ露光と/またはスペーサー技術に追加されるプロセス工程が、サイクルタイムへのインパクトが少なく効率的なスケジューリング可能となるためのFAB の物流とプロセス制御 • パターン分割ソフトウェアの利用と OPC 適用、そして厳しいパターンを保護し任意の設計のための“ピッチ2 倍化/スペーサー形成工程”の最小化を維持しながらの分割での品質検証 • 高生産性スキャナ、塗布現像機、そして低い CoO を維持するためのプロセスの有用性 • LER、計測起因の寸法変化、そして<10nm サイズの欠陥の制御 • リソグラフィとピッチ分割/スペーサーにフレンドリな(親和性の高い)設計と製造を考慮した設計(DFM) シングル露光工程の回折限界にて、つまりフラッシュで顕著でロードマップに依ればロジックと DRAM デバイスにおいても短期的に起こるだろう 40nm ハーフピッチ以降のデバイスに向け、ピッチ 2 倍化のためのこれらすべての手法は分析されている。結果として複雑性、処理能力とコストに上述した課題が多くなるとしても、これを克服するためピッチ分割とスペーサー形成工程の複数の応用への変換は実行されなくてはならない。 光マスク–複雑性、長い描画時間、コスト 主な短期的課題と重要な長期的課題はマスクである。マスク作成能力とコストの増大は将来の進歩にとって重要であり、継続的にフォーカスしていくことが必要である。マスクはロードマップに沿った進化に必須であり、進化を可能にするものである。小さい初期の市場規模においてマスクショップに高額な最先端の資本的設備が必要 Double Exposure Mask 1 Mask 2 Expose trenches Expose trenches Develop and etch Resist Device layer Substrate Mask 1 Mask 2 Print trenches and etch hardmask Coat and expose second resist Etch hardmask and device layer Double Patterning Resist Substrate Device layer Hardmask

Pitch Splitting

Spacer double patterning

Top Hard Mask

Bottom Hard Mask

Buffer Oxide

Substrate

Mask 1

Top hardmask etch Spacer formation Oxide deposition CMP Spacer removal Oxide removal Bottom hardmask etch

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であることは、外販を行うマスクショップにとって市場を難しくしている。その結果、マスク業界はその問題に対応するため多くの合併と提携を経験してきた。これにより最先端市場で売られる資本的設備の量が減少する事となった。さらに、コストの上昇を加速し、業界にとってマスクプロセスを開発するために必要であるジャストインタイムの資本的設備に帰着した。マスクのスペックはロードマップに示されるハーフピッチよりも早く増大してきた5_{。歴史的に、これは}_MPUゲート線幅(エッチ後)、コンタクトプリント、そして低k1 リソグラフィにおけるより大きいMEEFにより進められてきた。マスク上 2 倍のパターンの必要性(すなわち、解像限界以下の強めるためのパターン)はスペックにも貢献してきた。そして、ダブルパターニングではロードマップのハーフピッチより遙かに速いマスクの重ね精度の仕様が要求されている(Table Lith5 参照)。 2 枚のマスクコストの合計は、2 枚のマスクより多くのデータを用い、長い検査と修正時間を要することにより 1 枚のマスクコストのおよそ 1.5 倍であることにも注意。それぞれ続いてくる小さいノードでは、マスクの容量は概ね 2 倍に増大している。実際に、波長以下の解像を達成するように光パターン補正を提供するため、ノード当たりのデータの増加はパターンの内容の 2 倍よりも速く拡大してきた。歴史的なデータ増加率は 2 倍と期待されてきたが、過去8 年以上の間ノード当たり 2.7 倍であった。32nm ノードにおける光マスクのコストは、これらのマスクを描画するための極端なデータのためにリソグラフィ装置コストに遙かに勝る。32nm ノードの光マスクに見積もられる描画時間はOPC の多用により 35 時間を越える。この影響は 22nm ノード以降で加速している。成長性欠陥形成は、多くのウェハ露光後にマスク上の有機と無機の堆積物が形成されるという大きな問題になってきた。これが 193nmリソグラフィ向けマスクのリワークが 248nm技術に比較して 13 倍に増加していることの原因になっている6。静電気放電(ESD)からのマスクへのダメージは長期的な懸念であり、マスクパターンサイズが小さくなったときにより問題が多くなると予想される。寸法がより微細になるに従い、電解誘起マイグレーション (EFM)によっても寸法変化が現れる。光リソグラフィにおける困難から抜け出す方法は、それ自身が課題を負っているEUV 技術に見られる。 EUV 技術–光源パワー/マスクの有用性 EUV に認められる課題は下記の通り。 • 中間集光点における光源パワー180W 以上、変換効率の増大とコレクタ光学系および光源の構成要素の十分に寿命を増大させた許容できる施設の要求 • 転写欠陥のないマスクブランクス製造 • EUVL マスクブランク用インフラ確立(基板欠陥検査、EUV 波長におけるブランク検査) • EUVL 用マスクパターン検査インフラ確立(EUV 波長マスク検査、EUV AIMs)

• ペリクル無しにおける欠陥からの EUV マスクの保護 • FAB 内の EUV マスクハンドリング、保管と再検証 • コスト制御と投資回収これらのEUVの懸念の中で、光源パワーはマスク欠陥やレジストよりももっとも突出している。これらの課題は確認されてきた 5 年以上前からEUVの問題の最前線にある7_{。DPPとLPP光源で要求された光源パワーを達成する} かの技術的な選択は未だ行われていない。現状、両方の技術で到達した値はEUV技術のCoOについての懸案となっているEUVリソグラフィの処理能力を制限している。

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マスクの問題は非常に多く、同時に満たすことが必要な多くの課題を伴う。マスクでは LTEM 基板、無欠陥多層膜反射表面、そして新しいパターンの吸収層材料が必要である。最も深刻な懸念は位相欠陥であり、22nm ハーフピッチのリソグラフィでは 180 度の位相で 20nm のディスクほど小さい(Table LITH6)。このサイズを検出する ためのインフラは、達成するためのプログラムは進められているものの、基板またはブランクまたはパターン付きマスクのどれに対してもまだ開発されていない。 EUV の次の重要な課題はレジストである。 16NMおよびそれ以降のレジスト レジストの課題は以下の通りである。 • LWR 3σ<1.5nm、感度<10mJ/cm2 そして解像度<20nm ハーフピッチのレジスト • 酸拡散長による<20nm ハーフピッチでの化学増幅レジスト解像力の制限 • 改善された寸法および LWR の制御の追加(制限)を備えた材料レジスト材料には著しい改善が必要である。拡散長を短くするか、レジストを敏感にする新しい方法が見つかるかしない限り、化学増幅レジストにおける酸拡散は高感度レジストを用いて達成される究極の最小ハーフピッチを制約するかも知れない。16nm 以下を解像し、許容される LER を持つ新しい非化学増幅レジストは開発されているが、低感度と他のプロセス課題に苦しんでいる。 重ね、寸法制御そして LWR のようなキーパラメータのプロセス制御 微細化だけではなく変動制御に多くの課題がある。変動制御は寸法の微細化に追いつく必要があるだけでなく、しばしばより速い改善が要求される。技術のオプションとは独立した新しく改善されたアライメントと重ね合わせ制御手法が開発される必要がある。計測起因の LWR と寸法の変化、<10nm の欠陥の制御も、レジストシミュレーションモデルのさらなる高精度化やOPC と OPC 検証精度と同様に課題である。厳しい寸法制御の許容誤差、超解像手法、設計制約、そして自動プロセス制御を達成することが必要とされている。すべてのこれらの見方は 2 倍そして特に複数ステップのオプションの挿入では特別の課題である。さらに光リソグラフィを延命するために、新しい手段では設計プロセスのパターンサイズの一部としての寸法の変化の増大をよりよく理解することが必要とされる。これらの手段は通常 design for manufacturing (DFM)と言われる。 DFM では、設計者が回路設計の最適化中の製造の変動、最小コストで最大の性能を供給するための IC 製造プロセスの最適化に責任を持つことを許される。結局、設計者は製造プロセスとそれらの統計分布のすべての物理的なばらつきを理解した上で回路を最適化できる。簡単なレベルでは、設計者は生産歩留まりが良好なライブラリセルを認識している。さらに、製造ばらつきに影響を受けやすいレイアウトの弱いところ(ウィーク・スポット)を調べるために、リソグラフィ、エッチング、そして CMP プロセスのシミュレーションによりチップ全面にわたって検査を行っている。これらの弱い点の座標はマスクとウェハの計測装置へ供給されている。テストパターンよりもむしろウィーク・スポットで最大のプロセス裕度で露光されるようにフォーカスと露光が最適化される。これら露光されたウィーク・スポットのパターン構造はパターンの忠実度計測による評価が必要である。ウィーク・スポットの位置はレイアウト変更および製造時のモニターの対象となる。設計のこれらウィーク・スポットを解析し、セルの物理レイアウトへフィードバックするソフトウェアの自動化が EDA サプライヤにより積極的に進められている。DFM ツールおよび手法はマスク改版を最小にすることとウェハ FAB での適正な歩留まりを達成するために必要となるだろう。さらなるDFM 情報については設計の章を参照のこと。

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450MMへの移行 短期的な時間軸の課題に加え、450mm ウェハプロセスへの移行が予定されている。これには FAB 環境内の全装置が 450mm ウェハへ適合されることが必要である。装置サプライヤが注力する開発方針は、450mm に必要なすべての装置を作成し、必要な時に FAB インフラを使用可能にすることの確立でなくてはならない。サプライヤ側の投資回収は製造者側のCoO と同様に問題である。

困難な課題—長期的;

2019-2025 年(<

16

NM

ロジック/DRAM,

11

NM

フラッシュ量産)

長期的な課題は解決策候補の表以外から選ばれる解決策に依存している。それらに示されるように、新しい技術への移行はより大きなハーフピッチですでに必要となっているかも知れない。すべての解決策はインフラのサポートが必要だろう。それには、適用に向けた早期の段階において、そしてインフラとともに必要な技術の開発での財政的なサポートを集中させるため、2-3 のオプションへの絞り込みが必要になる。 EUV が 22nm と 16nm ハーフピッチの有力候補として残っているため、それのより高解像度化は長期的課題の焦点である。レジストの要求やマスク上でより大きな主光線角度になる解像度を高めるための NA 拡大のために、さらに高い光源パワーが必要となるだろう。マスク上のシャドウイングや他の 3 次元効果を抑えるため、多層膜積層と同様に吸収体材料や吸収体膜厚を最適化する必要がある。 EUV によるマルチパターニングも、マルチパターニングの章で上述したように CoO とプロセスの困難さに対する解決策を含む様なオプションになる可能性がある。レジストの困難さは長引くだろうし、短期の項で述べられた他の課題に当てはまるような短期的課題より強くなるだろう。そのため、重ね合わせ、欠陥、そして寸法制御へのさらなる要求がプロセス制御、レジスト開発とマスク開発の課題であり続けるだろう。マスクレスリソグラフィにありえる使用のためには、マスクのダイ・トゥ・データベース検査に代わるウェハのダイ・トゥ・データベース検査が必要となるだろう。もしインプリントリソグラフィが量産の解決策としての道を見つけるなら、インプリントリソグラフィのテンプレートがウェハ上パターンと等倍であるため、マスク作成、欠陥制御、そして計測はさらに難しくなる。誘導自己組織化は解像する材料の分子構造がリソグラフィの解像限界以下のパターンサイズで制御を行うが、これまで考えられてきた次世代リソグラフィ技術の潜在的制約を克服する新星である。ここでの主な課題は、もしこの課題が化学工学または基礎物理の問題ならば未だ分からない無欠陥プロセスの要求に対応することだろう。より古典的な解決策の道は EUV の波長を 6.x nm へ短くすることであろう。この道は、短期的な時間の中で光源の有用性からマスクインフラとレジスト性能に至るまでの我々が現在直面しているEUV のすべての課題を引き継ぐだろう。これらの課題から離れても、支持するインフラに対するさらなる微細化の影響も忘れてはならない。例としては、寸法均一性、重ね合わせ、材料の膜厚、欠陥等のようなキーパラメータを測定し、制御するための計測装置の有用性である。多くの技術的取り組みが存在するものの、業界では複数の技術に対してすべてのインフラ(露光装置、レジスト、マスク、そして計測)の同時開発に資金を提供する能力は限られている。業界内と業界、大学、そして行政の中で密接に協調した全体の相互作用は、これら将来世代のオプションを絞り込み、所望の時期の製造に間に合うように1 つかおそらくは 2 つの技術に集中することが必要である。光でないリソグラフィの導入は、ムーアの法則の継続的支持のための技術的要求と複雑性を満たす必要がある大きなパラダイムシフトになるだろう。このシフトはリソグラフィのインフラすべてに大きな変化をもたらし、商用化に重大なリソースを求めるだろう。これらの開発コストは、装置、マスク、そして材料コストで回収されなくてはならない。

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Near Term Challenges (2011-2018)

(16nm Logic/DRAM @ HVM; Flash 11nm @ optical narrowing with 16nm in HVM)

1 Multiple patterning - cost, throughput, complexity

2 Optical mask - complexity with SRAF, long write time, cost

3 EUV source power to meet throughput requirement;

Defect "free" EUV masks availability; mask infrastructure availability; EUV mask in fab handling,

storage, and requalification.

4 Resist at 16nm and below that can meet sensitivity, resolution, LER requirements

5 Process control on key parameters such as overlay, CD control, LWR at 16nm HVM

6 Retooling requirements for 450mm transition

Long Term Challenges (2019 - 2025)

(11nm @HVM)

1 Higher source power, increase in NA, chief ray angle change on EUV; Mask material and thickness

optimization

2 Defect free DSA processing

3 Infrastructure for 6.Xnm Lithography or multiple patterning for EUVL 13.5nm

4 Metrology tool availability to key parameters such as CDU, thickness control, overlay, defect

5 Early narrow and implement ~2 options with viable infrastructures support

Table LITH1 Lithography Difficult Challenges

リソグラフィ技術の要求

リソグラフィ・ロードマップの要求は次の表で定義される。 • Lithography Requirements (Table LITH2)

• Resist Requirements (Tables LITH3A and 3B) • Optical Mask Requirements (Tables LITH4) • Multiple Patterning Requirements (Table LITH5) • EUV Mask Requirements (Table LITH6)

• Imprint Mask Requirements (Table LITH7)

• Maskless Lithography Requirements (Table LITH8)

Table LITH2 Lithography Technology Requirements

Table LITH2 の形式は ORTC-製品世代とチップサイズモデル技術の傾向目標により設定されたリソグラフィへの要求の違いを反映している。表では、最もリソグラフィへの要求を押し進める 3 種類のデバイスタイプ: DRAM ハーフピッチ(コンタクト有り)、MPU/ASIC の配線ハーフピッチ、そしてフラッシュのハーフピッチ(コンタクト無しポリ) について示している。フラッシュ・デバイスはハーフピッチを最も押し進め、一方 MPU は物理ゲート長と寸法を最も押し進めている。これらの各技術は、ハーフピッチと設計に依り寸法制御、コンタクトサイズ、そして重ね合わせの異なる仕様を要求している。表では、ORTC の表の値(固定値)と個々の仕様に関連した他の特定パラメータを

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決定する式から求めた値を使っている。例えば、DRAM デバイスの寸法制御は DRAM ハーフピッチの 12%にリソグラフィとエッチングの間で(求積法で)分けた誤差配分の割合を掛けたものである。短い MPU のエッチング後のゲート長への要求は計測やプロセス制御への重大な課題の原因となっている。最終的なエッチング後のゲート寸法に要求される±12％の許容誤差に寸法を制御することは、より一層困難になってきている。この 12%にはフィールド内、ウェハ内、ウェハ間、そしてロット間の変動も含まれている。現像後に線幅を小さくする手法は広く行き渡り、より有用になってきている。レジストでより大きいパターンを露光形成すると、より広いリソグラフィ・プロセスウィンドウを得ることで寸法制御が改善される。同様にコンタクトのレジスト寸法でも、 193nm 液浸プロセスでの露光サイズは 55nm に制限される。Table LITH2 で示されるような最終的に所望されるサイズを達成するために、様々なエッチング・シュリンク手法が適用されることを仮定している。30nm を下回るコンタクトサイズは、2013~2014 年に量産準備が完了することを目標にしている EUV リソグラフィか次世代リソグラフィ・プロセスによって形成されると仮定している。集積回路メーカではパターニング業務をより現実的にするため、設計ルールの変更も行っている。これらのリソグラフィ・フレンドリな設計ルールを定義するところで、計測は重要な役割を演じるだろう。異なる 3 製品におけるマスク数(マスクのレイヤ数ではない)はアップデートされてきた。適切な IDM からのサーベイ結果を推定ロードマップとして使用した。フラッシュとDRAM の 2014 年、MPU の 2016 年にマスク数が減少することの理由に暗黙の説明はない。しかしながら、それらが 2012 年メモリ向けのチャージ・トラップ・アーキテクチャ、2016 年多層 3D、そして 2015 年の MPU への EUV リソグラフィの適用と相互関係があることは明らかである。

Table LITH3A Resist Requirements

Table LITH3B Resist Sensitivities

フォトレジストは、高いパターンの忠実度、良好な線幅制御性、小さい線幅のラフネス、そして低欠陥を提供するように開発する必要がある。パターンサイズが小さくなるに従い、レジストのフィルタリングを行うと欠陥とモノマーは同等の大きさになるだろう。Table LITH3A を参照。ライン・エッジのラフネス(LER)と線幅のラフネス(LWR)の影響は継続した問題で、デバイス性能に影響を与え続けている。従って、計測装置はこれらの変動を正確に測定するために修正される必要がある。高周波数の線幅のラフネスは不純物濃度、分布して配線抵抗に影響する。より高い空間周波数の線幅のラフネスは、デバイスのアクティブ領域に渡ってトランジスタのゲート長の変化になる。この変動は、結果として IC のタイミング問題を引き起こすリークの増加や個々のトランジスタのスピードがばらつく原因となる。線幅とライン・エッジのラフネスは、微細なゲート長と長い LER/LWR のコリレーション長の寸法均一性の誤差配分にも影響を与える。LER/LWR からの寸法均一性の成分は、従来のロードマップよりも要求される LER/LWR の値をより積極的に進めることになりそうである。コンタクトホールの解像に関連する個々の課題のために、露光される寸法と最終の MPU ゲート長との差に類似して、エッチング後のコンタクトホールのサイズはリソグラフィで露光されるホールよりも小さいだろう。 技術の要求として Table LITH2 を参照。露光後ベーク(PEB)感度は減少が続く。もはや値はナノメーター近くに 丸められない。レジスト感度の表は異なるリソグラフィの取り組みに連携したCoO に基づく。より高感度なレジストほど、より多くのウェハを処理できる。しかしながら、一般的にレジストは感度、解像度、そして LWR といった維持しなくてはならない 3 パラメータと関連した限界がある。通常は他の仕様を犠牲にして、これらのどれか一つの改善が行われる。リソグラフィ装置に関連した照明パワーの増大によりフォトンの量が改善する動きが進んでいる。これは高い処理能力を可能にする、または改善した解像度や LWR のためにユーザーが低感度レジストを使用することを可能にするだろう。高電圧電子線レジストの感度はTBD に変わっていたが、CoO の見通しに基づいて目標範囲は

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5~30µC/ cm2 である。ショットノイズはこの範囲を大きく高い方へ押し上げるかも知れない。2012 年版でさらに議論があるだろう。

Table LITH4 Optical Mask Requirements

以前の ITRS では光マスクの要求を 2 つの表に分割している。1 つはシングルパターニングで一方はダブルパターニングである。2011 年版では、LITH4 は特にマルチパターニングを意図したマスクに注目した。波長と NA の改善に応じることに代わって、好まれるアプローチは 1.35NA システムである現状の 193nm 液浸に留まりマルチパターニング工程による微細化を継続することか、その他のパターニング技術へ移行することのどちらかである。193nm の 1.35NA システムの解像力は 80nm ピッチが限界であり、マルチパターニングによる光露光の解決策のみが 2011 年以降の ITRS の要求を満たすことができるからであった。この考えが Table LITH4 の大きな変化を促した。スキャナの縮小投影に従ってマスクパターンがウェハ上パターンとともに微細化することが止まるという事実に続いて多くの変化が起こる。様々なマルチパターニング手法は、ウェハ上パターンを決めるためにサイドウォール・スペーサーを用いる、または重要なエッチングバイアスか他のリソグラフィ・プロセスのバイアスを適用する。すべての場合で、マスクの寸法とウェハ寸法は単純に対応しなくなる。マスクパターンは、320nm ピッチ(ウェハ上で 80nm ピッチ)での 3:1 のデューティ・サイクルに相当するおよそ 80nm まで微細化が続けるだろう。マスク 1 枚当たりのデータ量の急激な増大も、限界に到達したときに非常に遅くなるだろう。レイヤ毎のデータ量はこれまでの様に増加し続けるだろう。ただ複数のマスクに分けられるだけである。マスクパターンは微細化が止まるかも知れないが、寸法制御と重ね合わせ許容量はウェハの要求を追い続けなくてはならない。これらは光マスクにとって最も難しい課題である。シングルパターニング工程でウェハ上の 80nm ピッチに取り組むとき、マスク誤差に対する露光パターン像の誤差への大きな敏感度(MEEF)は、これをさらに厳しくしている。LITH4 の 2011 年版における MEEF の値は公知データに基づいて修正され、前年までの値よりも大きい。これは全体の寸法誤差へのマスクの相対的な寄与を大きくするだろうし、2010 年の 40％から現在の表での 50％へ割合を変更することで明らかにされている。より多い配分にもかかわらず、寸法制御の要求を満たすためには、装置、プロセス技術、そして計測の改善が必要であろう。マスクパターンの計算への依存が増えることで、リソグラフィの解像度がその限界へ近づいているため必要なプロセス制御の提供が助けられてきた。規定の露光パターンを目標に合わせるための光近接効果補正に始まり、マスクパターンは今や焦点深度の改善、コントラストの増大、そして MEEF の低減のために設計されている。計算機リソグラフィの範囲は、より万能な照明を持った露光システムが使用できるようになるに従い広がってきた照明の設計も含む。線幅制御、MEEF、そしてマスク仕様に関連した 2011 年版 ITRS の表に挙げられた項目は、マスクパターンがプロセス制御をよく理解した計算手法により最適化されることを仮定している。インバース・イメージの問題を解決し、より広いプロセスウィンドウを得るようなマスクパターンを統合するためのアルゴリズムについて重要な進展が起こってきた。計算機リソグラフィを活用することは、より複雑なパターンを作るためのマスク描画機と検査システムの継続した改善と、正確なモデルを修正するため測定不確かさの低減に依存している。計算機リソグラフィのマルチパターニングへの統合は、設計から MDP(マスクデータ準備)までのデータフローの中のどこにパターン分割が属するかに取り組む必要がある。現在、計算機リソグラフィは 193nm 液浸露光に最もよく関連づけられているが、同様の手法を使ってEUV の能力を拡大するためにも適用されるだろう。

Table LITH5 Multiple Patterning Requirements

マルチパターニングの表は3 部に分かれている。異なるデバイスタイプのハーフピッチの要求に始まり、2 つのプロセス要求項が続く。マルチ露光による一般的なピッチ分割とサイドウォール・スペーサーのダブルと 4 回パターニングによるピッチ分割である。一般的なピッチ分割のロードマップは主に MPU の配線ハーフピッチによって進められ、一方でスペーサーパターニングは主に NAND フラッシュによって進められる。このようなリソグラフィの要求はそれぞれの技術で実質的に異なる。基本的な前提はラインとスペースの両方が 12%の寸法仕様を満たすことである。スペースは重ね合わせと露光されたライン幅に依存するので、12%の仕様を満たすことはマルチ露光のダブルパターニングの重ね合わせ仕様を進め、スペーサーパターニング手法の寸法均一性仕様を進め

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る。どちらの場合も、スペースの寸法均一性制御(従って重ね合わせの要求)はラインの寸法制御とも絡んでいる。従って、重ね合わせ仕様をできるだけ大きくするために、ライン寸法均一性を制御する製造工程のプロセスの要求も、現在のプロセス能力では最大限厳しくされている。光マスクの表は 8nm の NAND のハーフピッチと 6nm の DRAM のハーフピッチまで拡張されているが、 NAND 向けに 2020 年と DRAM 向けに 2021 年に始まる 11nm ハーフピッチ以降のパターン形成するための光による解決策 (これは 4 回のスペーサーパターニングまでであり) はまだ不明である。EUV リソグラフィが 2020 年までにパターニングの解決策の一部になることを仮定している。サイドウォール・スペーサーパターニングの議論表のサイドウォール・スペーサーパターニングの項は、(a)製造プロセス能力の要求と(b)パターン毎のパターニング性能の 2 つの主な項に修正された。この形式は、ライン/スペースのデータ・プール(モジュールのアウトプット)の様々なタイプに計算された寸法制御からの装置性能の要求(モジュールのインプット)を区別することにより、スペーサーパターニングのロードマップの要求についての説明を単純化した。現在、NAND フラッシュはサイドウォール・スペーサー・パターニングの要求を進めている。設計の要求はすべてのスペーサーパターニングにより形成されたパターンが目標とするハーフピッチ+/- 12% (ITRS table DESN9 の行のタイトル”% CD Variability”より)を満たすことである。製造プロセスの要求は、全許容誤差の積算を合わせた後ですべてのパターン(ライン＆スペース)がハーフピッチの 12％以下の平均+3σ であるように設定される。定義：この項でMTT はウェハの目標に対する平均値の差分である。すなわち 32nm ハーフピッチの SADP ではマンドレルの目標は32nm である。33nm のウェハの平均値では MTT は 1nm である。同様に、サイドウォール・スペーサーの目標は32nm である。サイドウォール・スペーサーの測定が 33nm のウェハでは MTT は 1nm と等しい。マンドレルとスペーサーの MTT は、ラインとスペースの位置誤差(リソ-エッチ-リソエッチの重ね合わせと類似)を発生させるため重要である。これらの表では、寸法均一性はフィールド間とフィールド内位置の 3σ を合わせたものである。MTT+3σ は 2 つの誤差の二乗平均平方根である。NAND フラッシュでは、各パターンタイプに寄与する様々な許容誤差の積算を計算に入れた後で、すべてのパターンが MTT+3σ<12%であることを必要とする。水液浸リソグラフィの 80nm ピッチに限れば、20nm ハーフピッチ以下でスペーサー・ダブルパターニングからスペーサーの4 回パターニングへ移行する。この移行は” multiplication factor”というタイトルの行として表に示される。スペーサーに関連する式のほとんどが、ダブルから 4 回パターニングへのこの移行の間に変更される。スペーサーダブルパターニング・プロセスの概念図をパターンの定義とともに Figure LITH2A に示す。また、スペーサー4 回パターニング・プロセスの概念図とパターンの定義を Figure LITH2B に示す。サイドウォール・スペーサー4 回パターニングの構成はサイドウォール・スペーサーダブルパターニングの 2 サイクルよりも多くなることはないことに注意。しかしながら、 (“スペーサー定義のスペース”と呼ばれる) スペースの新しいデータ・プールが追加される。Figure LITH2B を参照。 (Figure LITH2B に示される)スペースの#1 と#3 は、初めのスペーサーのデポから形成されるためにスペーサー定義のスペースとして定義される。スペース#2 は初めのマンドレル(コア)から発生する“コア・スペース”として(ダブルパターニングと類似して)定義され、スペース#4 は最初と 2 番目のスペースの間に形成される間隙のスペースから発生する“ギャップ・スペース”として(ダブルパターニングと類似して)定義される。スペーサー・ダブルパターニングとスペーサー・4 回パターニングのどちらにおいても、“ギャップ”スペースはほとんどの許容誤差の積算を含み、製造プロセス誤差の配分を進めるような性能を制限するパターンである。製造プロセス能力：サイドウォール・スペーサーパターニングの構成の 2 つの性能を制限する工程は(1)マンドレルの寸法制御と(2)スペーサーのデポプロセスの寸法制御である。マンドレルに言及すると、いくつかのプロセス手法はフォトレジストをマンドレルとして利用し、ほかの手法ではもう一方の材料をマンドレルとしてエッチングするためのマスクとしてレジストを使う。前者の場合、フォトリソグラフィプロセスはMTT に従ってマンドレルの寸法均一性(フィールド間、フィールド内の 3σ を合わせたもの)を満たさなくてはならない。後者の場合、マンドレルはリソ

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とエッチングで形成され、最終的なエッチングされたマンドレルは記載されている寸法均一性と MTT の性能の要求を満たす必要がある。スペーサーデポ・プロセスの寸法制御にも寸法均一性と MTT の要求がある。ITRS のリソグラフィ・ワーキンググループでは、すべてのパターンが MTT+寸法均一性<12%の要求を満たすために次の様な誤差配分のガイドラインを用いる。マンドレルの寸法均一性<ハーフピッチの 6%、マンドレルの MTT<ハーフピッチの 4%、MTT と寸法均一性の両方でスペーサーのデポ<ハーフピッチの 3%。さらなる誤差配分は、この寸法の制御により大きな課題があるためスペーサー・デポよりもマンドレルに割り当てられる。マンドレルに関して、ウェハの MTT より多くの誤差配分がフィールド間とフィールド内の組み合わせであるウェハ内寸法均一性に割り当てられる。スペーサーパターニングに関連した様々な表の行に対応する式と割合を Figure LITH2C に示す。 “ギャップ・スペースの MTT+3σ”はダブルパターニングの時代には 11.1%、4 回パターニング時代には 10.8%で、性能を制限するパターンであることに注意。また、”スペーサー定義のスペース”は 4 回パターニングに移行した後のスペースの 3 番目のデータ・プールに現れることにも注意。さらに、スペーサー4 回パターニング・プロセスに関する追加の許容誤差の積算を受け入れるためには、スペーサーデポ・プロセスの誤差配分はハーフピッチの2%に厳しくなる。現状のNAND のレイアウトでは、カット(トリム)マスクの重ね合わせへの要求はかなり緩和される。NAND フラッシュはハーフピッチ微細化を進めているが、ラインとカット手法を用いてフィン(FinFET デバイス)の形成や活性領域(DRAM)にスペーサーパターニングを使用するといった他のスペーサーパターニングのユーザーグループがいる。これらの取り組みは適度に積極的な重ね合わせの要求を持ち、スペーサーパターン・アレイのピッチとともに微細化されるだろう。カットマスクはラインカット、ピッチ上のダミーフィンの削除、または BEOL パターニングのトレンチのブロックの目的に適用されるだろう。スペーサーのカット(またはトレンチのブロック)への重ね合わせの要求に特に関わる行がスペーサーパターニングの項に追加された。これら重ね合わせの要求の概略図と式を Figure LITH2D に示す。カットマスク(1 本ラインのカット向け)は、スペーサー間の中心に正確にエッジが来る様に設計されることを仮定している。従って、1 次近似として保護帯無しのアライメント許容誤差はアレイピッチの 1/4 である。この開始点から、スペースの寸法誤差に起因するスペーサーの位置シフトにより保護帯が必要となる。許容誤差の積算解析は、ギャップ・スペースにほとんどの寸法誤差があり、最大のスペーサー位置オフセットを発生させることを示している。従ってギャップ・スペース(MTT+3σ)/2 の保護帯が必要である。第 2 に、カットマスク開口の寸法制御による保護帯が必要である。カットマスクの開口がアレイピッチと同じで、パターン寸法の 5％の寸法制御を仮定すると、追加でアレイピッチの 5％の保護帯が必要となる。従って表の式は、スペーサーが形成されたアレイ(フィンのカット、DRAM の孤立パターンのカット、ダミーラインの除去等)のカットマスクに適用される重ね合わせの要求はピッチの 25％からギャップ・スペース(MTT+3σ)/2 とピッチの 5％を引いたものに等しいということである。NAND のカットマスクではかなり緩和されることに注意。 Table LITH5 のスペーサー形成の章の中には、予測された要求を達成するための準備状況を示すために、製造プロセスの要求が色づけされている。マンドレルの寸法均一性(フィールド内とフィールド間)を満たす可能性を評価するときに、ユーザーが量産においてウェハ内およびフィールド内での高次露光量補正を行うことを前提としている。特定のエッチングチャンバの分布の補正が適用され、さらに MTT を制御するためにユーザーは同様にフィードフォワード、フィードバックプロセス制御の何らかの形式を適用している事をも仮定している。

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Figure LITH2A: Schematic of positive tone Sidewall Spacer Double Patterning, with definition of “core space” and “gap space”. Gap space always has the greatest tolerance stack-up.

Figure LITH2B: Schematic of Sidewall Spacer quadruple patterning, indicating and defining the various data pools for spaces.

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Figure LITH2C: Shows that corresponding equations and percentages for the various table rows; note that “gap space MTT+3sigma” is 11.1% during the double patterning era and 10.8% during the quadruple patterning era, which is the performance limiting feature. Also note that “spacer defined space” appears as a third data-pool for

spaces after the transition to quadruple patterning. All features have MTT+3Sigma < 12% per NAND flash requirements.

Figure LITH2D: Schematic of a cut mask applied to a spacer array for the purpose of line cutting, such as in Fin formation, DRAM island formation, or dummy fin removal, where one needs to critically cut one line on pitch. The equation describes the overlay requirements of the cut mask accounting for the various guard-banding due to

spacer placement errors and cut mask CD-control errors.

Table LITH6 EUV Mask Requirements

Table LITH6 は EUV マスクの要求をカバーしている。寸法や重ね合わせといった共通の要求は光の要求と同じ方法で開発されている。MEEF の値はレジストと装置のブラー(ボケ)を仮定した計算に基づいた式にアップデートされている。特にコンタクトにおいては寸法均一性はMEEF 値の増大によりすぐに困難なパラメータになった。

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EUV 仕様のマスク要求は基板/ブランクの欠陥、ブランク多層膜の反射率、吸収体膜厚制御、吸収体側壁角度、LWR、そしてマスク平坦性を含む。吸収体膜厚制御は今年新規であり、ピッチ、NA、レジストとレンズのブラーを入力して露光される寸法制御からのシミュレーション結果に基づいている。照明設定は Quaser45 度で、 DRAM/フラッシュの 25％の寸法許容誤差を仮定した。多層膜表面のラフネスはキーとなる EUV マスクのパラメータである。それはリソグラフィのデフォーカス時の LWR と検査時の SN 比の両方に影響する。積層された多層膜の表面ラフネス(RSR)は、多層積層の少なくとも上10 層に重ねられたラフネスである。σ 値は 0.5、ラフネスのコリレーション長が 100nm、妥当な NA でのシミュレーションに基づき、初期のRSR 仕様は~50pm である。寸法の微細化は、寸法の微細化のための高 NA 化により達成されると仮定した。全体で許容されるレジストLWR へのマスクの寄与は求積法により 10%に設定され、RSR 効果は求積法におけるマスクの寄与の 70％に制限されている。増大した LWR により、NILS=2 のフォーカス裕度が最大30％縮小することを許容した。現状 RSR 計測は X 線反射率と散乱 (XSR) 測定に基づいている。そのような装置は販売されていない。AFM データはブランクメーカとマスクメーカによるラフネス測定として使用されてきた。妥当なラフネスの値を決定するために、代表的な商用の多層膜ブランクのための AFM と RSR との相関の評価が必要である。そのような評価を完了すれば、ラフネスは2012 年版の表に入るだろう。 EUV マスクのラフネスは非常に厳しい仕様となっている。オフアクシス照明に伴うマスクの非平坦性が小さく保持されなくてはならないディストーション誤差を引き起こすからである。平坦度の仕様は、マスクのパターン形成のようにウェハの重ね誤差と等しい量が寄与しているようなものである。進行中の研究により、将来この仕様は緩くなるかも知れない。この研究はマスクの非平坦性を測定し、パターンの位置を補正するというコンセプトに基づいている。マスクが露光されるとき、マスクが平坦度の仕様を満たしていなくてもパターンが正しい位置にあるといったことである。最終的なマスクのたわみと裏面の局所的な傾斜は新しく追加されたパラメータである。クランプ時にレチクルのたわみが主に像面ディストーションの残留ディストーションとして加えられる。たわんだレチクルはスキャナで補正可能な倍率誤差を引き起こす。しかしながら、ディストーションはクランプのエッジ効果により線形ではない。20mm×20mm の領域の局所的な傾斜は、より単純な仕様のために 1 周期の空間周波数をもつという妥協案として選ばれた。無欠陥マスクの有用性はEUV量産(HVM)のための優先される上位 2 項目の 1 つとして最近数年間注目されてきた。EUVの転写欠陥は、EUV基板上の小さい位相欠陥か、反射ブランクの多層膜中に形成された位相欠陥と同様、パターン層の伝統的な不透明欠陥に由来する可能性がある。位相欠陥がその位相(高さで引き起こされる)とサイズの特徴をもつため、これは複雑な項である。この仕様はロードマップのすべての欠陥の仕様とともに最悪のアプローチに基づいている。従って、仕様は 180 度欠陥のサイズで、EUV反射マスクで 3nmの高さである。脚注に記載の通り、仕様の 2 倍の大きさの場合、位相差 90 度の欠陥(高さ 1.5nm)も寸法欠陥の原因となる。 EUVが生産に近くなるに従い、この仕様と基板の仕様は改善されていくだろう8, , 9 10 11, _{。別の主な課題は、これら} 位相欠陥が現在の計測器の性能を越えており、観察して改善することを困難にしている事である。現在、16nm ハーフピッチのEUVマスク生産に必要なインフラである検査装置(基板、ブランク、パターン付きマスク、AIMS)が開発されている。 EUV マスクではペリクルが使用できないため、使用中、ハンドリング中、そして保管中に欠陥が付着することからマスクを守るための解決策が開発され、テストされることが必要である。SEMI E512 標準で定義された EUV ポッドはブランクスのハンドリングと重要な製造工程でのマスクと各種工場からの出荷に用いるための輸送手段である。それらは FAB でのハンドリングと半導体生産設備の露光装置でも使用される。SEMI スタンダードと EUV ポッド能力の改善はまだ行われている。量産におけるレチクル保管の要求は調査中である。

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Table LITH7 Imprint Template Requirements インプリントにはいくつかの形式がある。紫外線によってテンプレートを満たした液体を硬化させる紫外線ナノインプリント (UV-NIL)に固有の要求を表に示してある。インプリント用テンプレートにはウェハ上パターンと同じ寸法の表面凹凸が必要であるが、寸法、パターン配置、および欠陥を制御する必要がある領域は他の技術での 4 倍マスクより 16 倍小さい。マスクの仕様は光マスクと同じ方法で開発されているが、等倍であるためより厳しくなっている。ウェハの要求がウェハ寸法仕様の 10%として直接マスクに転換されるため、これらのマスクの欠陥検出は難しい。重ね合わせも難しいが、2 枚マスクとシステム重ね合わせとの間で同等に分けられる。

Table LITH8 Maskless Technology Requirements

マスクレスリソグラフィ(ML2)を使ったウェハパターニングの要求は ITRS の表のウェハの要求と同様である。 ML2 ではいくつかの提案された装置構成がある。それぞれの設計では、加速電圧、カラム／ビームの数、描画ストラテジ等といった独自の様々なキーとなる特徴を持つ。ML2 のウェハパターニングに提案された装置は 5Kev から 100KeV の範囲の電圧を有する。システム提供のアプローチは単独の定義と独自の要求を困難にしている。ML2 はマスクが無いため、従来の光や EUV リソグラフィで通常装置とマスクで分けられる誤差配分はウェハ描画システムの変動をより許容する方向へシフトするかも知れない。しかしながら、ウェハ上の結果は利用するパターニング技術に関係なく同様である。データ量と転送はML2 独特の要求であるが、それぞれを実行するには異なる需要と制限がある。 ML2 を提供するにはフィールド繋ぎが必要かも知れない。繋ぎの仕様は寸法と LWR の仕様でカバーされる。 ML2 は他のパターニング手法との組み合わせで適用される可能性がある。カットマスクとして ML2 を使うことは制限を最小化する一方で、ML2 の能力の良い使い方である。カットマスクへの適用はウェハ上に描画するデータ量を大幅に削減し、実効処理能力を大きくする。厳しい寸法や重ね合わせの要求は、ML2 と組み合わせて用いる主要な解像手法(193nm 液浸、EUV、DSA 等)によって満たされる必要がある。

解決策候補

最先端の厳しいレイヤでのリソグラフィに向けた解決策候補について、DRAM と MPU の場合を Figure LITH3A に、フラッシュの場合をLITH3B に示す。オプションの順番は個々の技術がその技術世代で主要な解となる可能性を表しており、最初にあげられたオプション技術の可能性が最も高い。示された時期に使われるリソグラフィ技術に要求されるすべてのインフラ－装置、マスク、レジストも含め－は準備を完了していなければならない。 193nm 波長の液浸光リソグラフィによるシングルパターニングの限界は 40nm ハーフピッチである。40nm 以降、ダブルパターニングかスペーサー・ダブルパターニングのいくつかの形態が使用されるであろう。フラッシュメモリは将来ピッチの微細化を進めている。2011 年に 22nm ハーフピッチへ導いている。45nm ノードのリソグラフィ解像技術によりハーフピッチを達成するためスペーサー技術を用いている。MPU と DRAM はダブルパターニングかスペーサー技術のどちらかを同じ年に使うだろう。もしハーフピッチ 16nm フラッシュとハーフピッチ 25nmMPU/DRAM に向けたすべてのインフラの準備が完了した場合、EUV は 2014 年に量産に導入されると期待されている。ML2 とインプリントはこの時期の可能性はまだあるが、最もコスト効率の高い解決策にはならないようである。しかし、フラッシュの 16nm ハーフピッチ技術に対する望ましいオプションはセルフアラインの(2 つのダブルスペーサー法の組み合わせにある)4 回パターニングである。ポスト光リソグラフィ技術は 22 nm ハーフピッチ以下に対する解決策候補である。可能性のある代替技術として、複数の地域で光リソグラフィの潜在的な後継者にして EUV、マスクレス、およびインプリントリソグラフィを検討している。光の後継としての取り組みのみを考えると、 EUV は 22 nm と 16 nm ハーフピッチに対し最も可能性が高いと見られる。マスクレスリソグラフィは、プロトタイプ、トランジスタ開発向けのニッチな用途、そして少量の特定用途向け集積回路(ASIC)生産に適用されてきたが、その適用範囲を拡大できるであろう。高い処理能力を実現するための直描技術のブレークスルーは重大なパラダ

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イムシフトとなる可能性があり、マスクを不要とし，さらにコストとサイクルタイム短縮をもたらす。コスト効率の良い半導体製造に ML2 が用いられるためには、多くの技術的課題が解決されなければならない。インプリントリソグラフィはコスト効率の良い解決策となる可能性があるが、等倍テンプレート、欠陥、テンプレートの寿命、そして重ね合わせに伴う困難さを含め、解決すべき多くの問題が残されている。この技術は半導体市場に必要な解決策の多くを導くパターンメディア市場のニッチな市場を発見したようである。この技術は量産の困難さを理解し解決しやすくするために半導体業界に戦略的に置かれたベータ装置をも持つ。現在解決策候補として挙げられているどの技術もMPU/DRAM の 16 nm およびそれ以下のハーフピッチの要求を満たすことができるかどうかは明確ではなく、革新的な技術の開発が必要である。これらの中で、像形成材料の分子構造がリソグラフィより微細なパターンサイズと制御性を提供する誘導自己組織化は実現可能で有望なオプションと考えられる。6.x nm 波長の EUV は 11nm ハーフピッチ向けの新しい技術である。多くの技術手法が存在するにもかかわらず、業界においては複数の技術に対してすべてのインフラ(露光装置、レジスト、マスク、および計測)を同時開発する資金には限界がある。これら将来世代のオプションを絞り込み、所望の時期に生産可能になるための1 つもしくは 2 つの技術に集中するためには、業界内部や業界と大学、そして行政の中で密接で協調したグローバルな交流が必要である。光以外のリソグラフィの導入は、フラッシュ16nm と DRAM22 nm ハーフピッチとそれ以降においてムーアの法則を引き続き堅持するための技術的要求と複雑さに応えるための大きなパラダイムシフトである。このシフトはリソグラフィのインフラストラクチャを大きく変化させ、商業化のために大きなリソースを必要とするであろう。これらの開発コストは露光装置、マスク、および材料の費用で回収されなければならない。