最大電源電圧  VD  外部印加電圧  22  V 

  N1611 SY 20111031‑S00002 No.A1997‑1/15 

http://onsemi.jp

Semiconductor Components Industries, LLC, 2013 September, 2013

LV4924VH

                  概要 

LV4924VHは、ディジタルパワーアンプ用の2chフルブリッジドライバである。前段にPWMモジュレー タ機能のLSIが必要となる。このLSIは、PWM信号を入力とするパワーセルで、TVやアミューズメン ト機器等でディジタルアンプシステムを構成する。 

  特長 

・出力BTL方式のDクラスアンプシステム 

・高効率なD級Ampを実現 

・ミュート機能によりON‑OFF時のポップ音を低減 

・過電流保護回路、サーマル保護回路、電源電圧低下保護回路、出力オフセット保護回路搭載 

・ブートストラップダイオード内蔵   

機能 

・出力15W  (VD=16V、RL=8Ω、fIN=1kHz、AES17、THD+N=10%時) 

・出力10W  (VD=13V、RL=8Ω、fIN=1kHz、AES17、THD+N=10%時) 

・効率  ：89%(VD=13V,RL=8Ω, fIN=1kHz,PO=10W) 

・THD+N  ：0.1%( VD=13V,RL=8Ω, fIN=1kHz,PO=1W,フィルタ:AES17) 

絶対最大定格/Ta=25℃ 

項目  記号  条件  定格値  unit 

最大電源電圧  VD  外部印加電圧  22  V 

最大PWM端子電圧  VIN  PWM̲A1, PWM̲A2, PWM̲B1, PWM̲B2 6  V 

最大プルアップ端子電圧  Vpup max  NPNオープンコレクタ端子  20  V 

許容消費電力  Pd max  弊社実装基板、裏面実装あり※1  4.6  W 

最大接合部温度  Tj max    150  ℃ 

動作周囲温度  Topr    −25〜＋75  ℃ 

保存周囲温度  Tstg    −50〜＋150  ℃ 

※1：弊社実装基板(Customer bread board rev.1.0):90.0mm×70.0mm×1.6mm(2層基板)：ガラスエポキシ 

Bi-CMOS

Class-D

オーディオパワーアンプ パワーセル BTL 10W×2ch

最大定格を超えるストレスは、デバイスにダメージを与える危険性があります。最大定格は、ストレス印加に対してのみであり、推奨動作条件を超えての機能 的動作に関して意図するものではありません。推奨動作条件を超えてのストレス印加は、デバイスの信頼性に影響を与える危険性があります。

No.A1997‑2/15 

項目  記号  条件  min  typ  max  unit

推奨電源電圧範囲  VD  外部印加電圧  9 13  20  V 

推奨PWM端子電圧  VIN  PWM̲A1, PWM̲A2, PWM̲B1, PWM̲B2  0 3.3  5  V 

推奨プルアップ電源  Vpup  NPNオープンコレクタ端子  ‑ ‑  18  V 

推奨負荷抵抗  RL  スピーカ負荷  4 8  ‑  Ω  

電気的特性/Ta=25℃,VD=13V,RL=8Ω,L=22μH(TOKO:A7040HN‑220M),C=0.33

μ

項目  記号  条件  min  typ  max  unit

無信号時電流  ICCO  STBY=H,MUTE=H,fIN=384kHz,Duty=50%  30 38  45  mA  ミュート時電流  IMUTE  STBY=H,MUTE=L,VIN=GND  2 4  6  mA  スタンバイ電流  Ist  STBY=L,MUTE=L,VIN=GND  ‑ ‑  10  μ A  H入力電圧  VIH  PWM̲A,PWM̲B,STBY,MUTE  2.3 ‑  5.5  V  L入力電圧  VIL  PWM̲A,PWM̲B,STBY,MUTE  0 ‑  1.0  V 

H入力電流  IIH  VIN=5V  ‑ ‑  60  μ A 

L入力電流  IIL  VIN=GND  ‑20 ‑  ‑  μ A 

出力端子リーク電流  IOFF  NPNオープンコレクタ出力,  ON状態5.0Vプルアップ 

‑ ‑  1  μ A 

出力端子電流  IOL  NPNオープンコレクタ出力,  ON状態,VOL=0.4V 

0.5 ‑  ‑  mA 

Power Tr ON抵抗※1  RDSON  ID=1A  ‑ 220  ‑  m Ω   ターンオン遅延時間  td ON  fIN=384kHz,Duty=50%  ‑ 30  50  ns  ターンオフ遅延時間  td OFF  fIN=384kHz,Duty=50%  ‑ 30  50  ns  立ち上がり時間  tr  fIN=384kHz,Duty=50%  ‑ 5  20  ns  立ち下がり時間  tf  fIN=384kHz,Duty=50%  ‑ 5  20  ns 

※1:Power Tr ON抵抗(

DSON)については、設計保証値で最大270m Ω ^である。 

注:各特性は、弊社測定環境による値であり、パターンレイアウト、使用部品等により特性が変わる可能性があ る。 

電気的特性/動作特性(参考値：当社リファレンスモデルに準じたFPGAを使用した場合の値) 

項目  記号  条件  min  typ  max  unit

PO1  THD+N=10%,fIN=1kHz,ASE17  ‑ 10  ‑  W  出力 

PO2  VD=16V,THD+N=10%,fIN=1kHz,ASE17  ‑ 15  ‑  W  全高調波歪率  THD+N  PO=1W,fIN=1kHz,AES17  ‑ 0.1  ‑  %  注:各特性は、弊社測定環境による値であり、パターンレイアウト、使用部品等により特性が変わる可能性があ

る。 

Audio data IIS MCLK BCLK LRCLK SDATA

FPGA

MCLK BCLK LRCLK SDATA

LV4924VH

PWM BD-mode

No.A1997‑3/15 

unit:mm (typ)  3417 

ピン配置図   

SANYO : HSSOP36(275mil)

15.0

2.17

5.6 0.5

7.6

1 2 36

0.2

(4.7)

(3.5)

0.22 0.65

1.625 (0.68)

0.05 1.7 MAX

(1.5)

SIDE VIEW

TOP VIEW BOTTOM VIEW

23 22

24 21

25 20

26 19

27

18 28

17 29

16 30

15 31

14 32

13 33

12 34

11 35

10 36

9 8 7 6 5 4 3 2 1

LV4924VH

Top view

STBY MUTE SOS PVD2OUT_CH2_PBOOT_CH2_PVDDA2

OUT_CH2_N BOOT_CH2_N

OUT_CH1_P BOOT_CH1_P VDDA1 OUT_CH1_NBOOT_CH1_N

PVD1

GND GND

PVD1 PVD2OUT_CH1_P OUT_CH1_N OUT_CH2_N OUT_CH2_P

NC1 NC2 NC3 NC4 PWM_A1 PWM_B1 PWM_B2 PWM_A2 NC5 NC6 NC7 NC8 NC9 NC10 NC11

No.A1997‑4/15 

1.実装基板外形   

弊社実装基板(Customer bread board rev.1.0)：90.0 ㎜×70.0 ㎜×1.6 ㎜(2 層基板)  材質：ガラスエポキシ   

2.Pdmax‑Ta   

Pd max -- Ta

0 3

1

--25 0 25 75 100

2

50

1.9 2.7 4.6

3.2 6

4

5 Exposed Die-Pad Soldered

Exposed Die-Pad Not Soldered

1） Exposed Die‑Pad（ヒートスプレッダ）基板実装ありのデータは、Exposed Die‑Pad面が90%以上濡れた  状態での値です。 

2） セット設計は余裕を持ったディレーティング設計をお願いいたします。 

    ディレーティングの対象になるストレスは、電圧、電流、接合部温度、電力損失、それに機械的      ストレスとして、振動、衝撃および引張りなどがあります。 

    したがって設計に当っては、これらのストレスをできるだけ低く、あるいは小さくして下さい。  

    一般的なディレーティングの目安を示します。 

      ①電圧定格に対して、最大値が80%以下        ②電流定格に対して、最大値が80%以下        ③温度定格に対して、最大値が80%以下   

3） セット設計後は、必ず製品で検証を行って下さい。 

    また、Exposed Die‑Pad等半田接合状態の確認、及び、半田接合部の信頼性検証を行って下さい。 

    これらの部分の半田接合にボイドや劣化が認められる場合、基板への熱伝導状態が悪くなり、 

    ICの熱破壊に至る可能性があります。 

   No.A1997-5/15

GND

GND

端子説明

端子

番号 端子記号 I/O 端子機能 等価回路図

1 STBY I スタンバイ制御端子

1

PVD

GND

2 MUTE I ミュート制御端子

2

PVD

GND

VDDA

次ページへ続く。

   No.A1997-6/15 前ページより続く。

端子

番号 端子記号 I/O 端子機能 等価回路図

3 SOS O 内部保護回路検出出力(サーマル検出、過電 流、電圧低下保護、オフセット検出回路の

OR出力)でNPNオープンコレクタ出力形式

PVD

GND

4 5 6 7

NC1 NC2 NC3 NC4

- - - -

Non connection Non connection Non connection Non connection 8

9 10 11

PWM_A1 PWM_B1 PWM_B2 PWM_A2

I I I I

OUT_CH1_PのPWM入力(+入力) OUT_CH1_NのPWM入力(-入力) OUT_CH2_NのPWM入力(-入力) OUT_CH2_PのPWM入力(+入力)

PVD

GND

VDDA

12 13 14 15 16 17 18

NC5 NC6 NC7 NC8 NC9 NC10 NC11

- - - - - - -

Non connection Non connection Non connection Non connection Non connection Non connection Non connection 19,20 PVD2 - 電源端子 21,22

26,27 28,29 33,34

OUT_CH2_P OUT_CH2_N OUT_CH1_N OUT_CH1_P

O O O O

出力端子、CH2プラス 出力端子、CH2マイナス 出力端子、CH1マイナス 出力端子、CH1プラス

PVD

GND

23 BOOT_CH2_P I/O ブートストラップ入出力端子、CH2プラス 24 VDDA2 O 内部電源用デカップリングコンデンサ接続

端子

25 BOOT_CH2_N I/O ブートストラップ入出力端子、CH2マイナス FIN GND - グランド

30 BOOT_CH1_N I/O ブートストラップ入出力端子、CH1マイナス 31 VDDA1 O 内部電源用デカップリングコンデンサ接続

端子

32 BOOT_CH1_P I/O ブートストラップ入出力端子、CH1プラス 35,36 PVD1 - 電源端子

注：各電源端子には、平滑用コンデンサを接続すること。

   No.A1997-7/15

システムスタンバイ

内蔵 5V レギュレータは、“STBY”端子の「H」、「L」を切り替えることにより ON/OFF されます。

“STBY”端子が「L」でレギュレータを OFF し、「H」で ON します。

また、“STBY”端子は内部ロジックのイニシャライズを行います。「L」でイニシャライズされ、

「H」で通常動作モードとなります。

MUTE 機能

MUTE 機能は主に出力のミュート、電源投入時のポップ音低減のための機能です。

出力のミュート

“MUTE”端子の「H」、「L」を切り替え、出力 PWM を ON-OFF することができます。“MUTE”端子 が｢L｣で PWM 出力が停止（全ての PWM 出力をハイ・インピーダンス）し、｢H｣で通常動作になり ます。

電源 ON 時シーケンス

Pop noise 低減の為、電源投入時には以下のタイミング(PWM＝BD モード)で制御して下さい。

特に、MUTE 解除時の PWM の全ての入力は、L を保持して下さい。

modulation

Detected Under Voltage STBY

MUTE

SOS

PWM Output VDDA

SOS detectable period PWM Input

BD mode (PWM_A1,2 PWM_B1,2)

invalid PVD

>100μsT1

T2

>100μsT3

>800μs

Duty=50%

>3ms T4

Vpup

Hi-z SOS (Vpup)

>200μsT6

>1μsT5

※出力トランジスタの破壊防止の為、以下の項目を遵守すること。

（1）MUTE と STBY 信号が共に「H」レベルの期間は、いかなる場合でも、PWM 入力は「H」レベルの期間を

200μs 以上とならない様に制御して下さい。

   No.A1997-8/15

Pop noise 低減の為、電源のシャットダウン時は以下のタイミング（PWM＝BD モード）で制御し て下さい。

SOS detectable period

Hi-z Hi-z

Tj>150 SOS STBY

MUTE

SOS

OutputPWM VDDA PWM Input

BD mode (PWM_A1,2 PWM_B1,2)

>800μs

>3msT8

T9 T7

Hold time>3ms Duty=50%

Vpup PVD

(Vpup)

保護回路

LV4924VH には、過電流保護回路、サーマル保護回路、電源電圧低下保護回路及び出力オフセット 検出保護回路を内蔵している。この 4 種類のいずれかが動作すると、SOS 出力端子がアクティブ

「L」となる。

過電流保護回路

過電流保護回路は出力トランジスタを過電流から守るための保護回路^※で、天絡、地絡、負荷シ ョートのいずれのモードにも対応している。

保護動作は IC 内部で設定している検出電流値（約 6A）に達した場合に行われ、約 20μsec.間出 力トランジスタを強制的に OFF させる。強制 OFF 後は通常動作に自己復帰し、継続して過電流が 流れていれば再度保護動作に入る。

   No.A1997-9/15

※過電流保護回路は出力短絡などの異常状態を一時的に回避する機能であり、IC が破壊しないことを 保証するものではない。

サーマル保護回路

LSI 内部の温度（150℃以上）を検出して、保護を行う。この保護回路動作時には、出力 Tr をハ イサイド・ローサイド共に OFF にし、出力をハイ・インピーダンス状態にする。またこの動作に は、ヒステリシスを持たせている。

電源電圧低下保護回路

電源電圧低下保護回路は低電圧での不安定動作を回避するため、PVD 端子電圧をモニタし Attack 電圧（VD=7V typ.）を超えた後 AMP.を ON にします。また、動作中に何らかの原因で PVD 端子電 圧が低下した際の不安定動作も回避できるように Recover 電圧（VD=6V typ.）を設定しています。

電源電圧低下保護回路の ON/OFF 連続動作を防止するため、Attack 電圧と Recover 電圧はヒステ リシス（約 1V）を持っています。

出力オフセット検出保護回路

BTL 出力にある一定以上の期間の間、DC が出力した場合にスピーカ焼損を軽減させる保護回路で ある。各 ch の BTL 入力のいずれかが、連続（約 300ms）して不一致の場合を検出し、出力 Tr を ハイサイド・ローサイド共に OFF にして、出力をハイ・インピーダンス状態にする。

   No.A1997-10/15

GND GND

※ 3 ピンのS O S^________は、オープンコレクタ出力となっている。

この為、この出力を CPU 等でモニタする場合は、CPU 等の電源でプルアップ（抵抗：R1）する 必要がある。

また、これらの出力を使用しない場合（モニタしない）は、プルアップ抵抗は不要となる。

No.A1997‑11/15 

L=22

μ

μ

Ist -- VD

0 0.3

0.1

0 2 4 6 8 10 12

10 8 6

4 12 14 16

14

Ipd -- Ta

0 0.3

-40 0 60 100

IMUTE -- VD

0 3 4

2

1 5

18

IMUTE -- Ta

0

Icco -- VD

0 20

10

1

VDD1,2 -- VD

0 2

VDD1,2 -- Ta

0.2

VD =13V, RL=8 IN=Low, STBYB=Low MUTEB=Low

0.1 0.2

-20 20 40 80 120

20 -40 -20 0 20 40 60 80 100 120

RL=8

IN=Duty50%[0 to 3.3V]

STBYB=High, MUTEB=High

VD=13V, RL=8 IN=Duty50%[0 to 3.3V]

STBYB=High, MUTEB=High

RL=8

3

VD=13V RL=8

16 18 20 22 24

RL=8 , IN=Low

STBYB=High , MUTEB=Low

22 6

7 8

VD =13V, RL=8 IN=0, STBYB=High MUTEB=Low

3 4

2

1 5 6 7 8

10 8 6

4 12 14 16 18 20 22

40

30 60

50 70

0 20

10 40

30 60

50

70

Icco -- Ta

-40 -20 0 20 40 60 80 100 120

10 8 6

4 12 14 16 18 20 22

VDDA1,2[V]

4 5 6

1

0 2 3

VDDA1,2[V]

4 5 6

-40 -20 0 20 40 60 80 100 120

No.A1997‑12/15 

td ON -- VD

0 20

8 10 12 14 16 18 20 22

td ON -- Ta

-40 0 60 100

td OFF -- VD td OFF -- Ta

tr -- VD

0

30

tr -- Ta

tf -- VD CH sep. -- Ta

10 30

-20 20 40 80 120

VD=13V

50 RL=8

40 60

0 20

10 30 50

40 60

8 10 12 14 16 18 20 22

0 20

10 30 50

40 60

0 20

10 30 50

40 60

-40 -20 0 20 40 60 80 100 120

VD=13V RL=8

8 10 12 14 16 18 20 22

10 20

0 30

10 20

-40 -20 0 20 40 60 80 100 120

VD=13V RL=8

8 10 12 14 16 18 20 22

0 30

10 20

0 30

10 20

VD=13V RL=8

-40 -20 0 20 40 60 80 100 120

No.A1997‑13/15 

0 100

20

8

Pd - Power

0 3 4

0 6 10

Power@THD+N+1% -- VD

40 60

1 2

4

2 8

-40 -20 0 20 40 60 80 100 120

16

10 12 14

Efficiency -- Power

2

0 4 6 8 10

80

Pd - W

0 4 12

8

RL=8Ω

Efficiency - %

Power - W/ch

0 100

20 40 60

Efficiency -- Power

3

0 6 9 12 15

80

Efficiency - %

Power - W/ch

Power - W/ch

Pd - Power

0 3 4

0 9 15

1 2

6

3 12

Pd - W

Power - W/ch

5

Power@THD+N=1% - W

fIN=1kHz THD+N=1%

2CH-Drive AES17

22

18 20

16 20 24 28 32

RL=4Ω RL=6Ω

8

Power@THD+N+10% -- VD

16

10 12 14

0 4 12 8

RL=8Ω

Power@THD+N=10% - W

fIN=1kHz THD+N=10%

2CH-Drive AES17

22

18 20

16 20 24 28 32

RL=4Ω RL=6Ω

36 40 44

Power@THD+N+1% -- Ta

0 4 12

Power@THD+N=1% - W 8 16 20 24 28 32

0 4 12 8

Power@THD+N=10% - W

16 20 24 28 32 36 40 44

VD=13V fIN=1kHz THD+N=1%

2CH-Drive AES17

RL=8Ω RL=4Ω

RL=6Ω

-40 -20 0 20 40 60 80 100 120

Power@THD+N+10% -- Ta

VD=13V fIN=1kHz THD+N=10%

2CH-Drive AES17

RL=8Ω RL=6Ω

RL=4Ω

No.A1997‑14/15 

10

THD+N -- Ta THD+N -- Frequency

-40 -20 0 20 40 60 80 100 120

100000

100 1000 10000

CH1

0.01 0.1 10

1

CH2 CH1

0.001

THD+N -- Power

10

0.01 0.1 1

Power - W

0.0001 100

VD=13V RL=8PO=1W 2CH-Drive AES17

0.01 0.1 10

1 100

VD=13V RL=8fIN=1kHz PO=1W 2CH-Drive AES17

CH2

10

THD+N -- Ta THD+N -- Frequency

-40 -20 0 20 40 60 80 100 120

100000

100 1000 10000

0.01 0.1 10

1

CH2 CH1

100

VD=16V RL=8PO=1W 2CH-Drive AES17

0.01 0.1 10

1 100

VD=16V RL=8fIN=1kHz PO=1W 2CH-Drive AES17

CH2 CH1

0.01 0.1 10

1 100

VD=13V RL=82CH-Drive AES17

100

fIN=100Hz

fIN=6.67kHz fIN=1kHz

0.001

THD+N -- Power

10

0.01 0.1 1

Power - W

0.0001 0.01

0.1 10

1 100

VD=16V RL=82CH-Drive AES17

100

fIN=100Hz

fIN=6.67kHz fIN=1kHz

PS No.A1997‑15/15 

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(参考訳)