目次 1. はじめに 3 2. RXテストと校正手順の概要一般的なRXテスト : 概要 PCIe CEMリビジョン3.0 用のRXストレステスト信号の校正方法校正およびテスト手順 7 3. 校正ディエンベディング BERT-EQ 校正のセットアップ

(1)

アドイン・カードまたはマザーボードで

PCI Express

®

3.0 CEM

仕様に基づいたレシーバ・

テストに合格する方法

Application Note

(2)

1.

はじめに

3 2. RX

テストと校正手順の概要

4

2.1.

一般的な

RX

テスト：概要

4 2.2. PCIe CEM

リビジョン

3.0

用の

RX

ストレス・テスト信号の校正方法

5

2.3.

校正およびテスト手順

7

3.

校正、ディエンベディング、

BERT-EQ

校正のセットアップ

9 3.1. PCI-SIG

から提供されるテスト・ボード：

CBB

および

CLB

9

3.2.

校正のセットアップ

9

3.3.

テスト・セットアップのディエンベディング

11 3.4. BERT PG

イコライゼーションの校正

12

4.

ストレス信号の校正

14 4.1. RJ

の校正

14 4.2. SJ

の校正

16 4.3. DM-SI

の校正

17

4.4.

最終ストレス信号の校正、

EH

および

EW

18 4.5. Agilent N5990A-101

19 5. RX

テスト

20 5.1. AIC

のテスト・セットアップ

20 5.2. MB

のテスト・セットアップ

21 5.3. DUT

のループバックへの設定

22

5.4.

実際の

RX

テストと測定時間

24

6.

まとめ

27

7.

付録

28

7.1.

機器

28 7.2. CEM

および

PHY

テスト仕様バージョン

0.9

に基づいた

RX

ストレス

信号の仕様

29 7.3. TX

イコライゼーションおよびプリセット

29

7.4.

参考資料

30

7.5.

用語集

31

1. はじめに

PCI Express® Base Specification Revision 3.0 November 10, 2010 PCI Express® Card Electromechanical Specification Revision 3.0 ver. 0.9 April 13, 2011

PCI Express® Architecture PHY Test Specification

Revision 3.0 ver. 0.5

November 26, 2010

CEM（Card Electromechanical）仕様（0.9）開発元：

Electro-Mechanicalワーク・グループ基本仕様（1.0）

開発元：

Electrical Work Group（EWG） • システム知識の概要を含む • ASICテストに直接適用可能

PHYテスト仕様（0.5）開発元：

Serial Enabling Group（SEG） • CEM仕様とワークショップで得られた実用試験に基づいて、詳細なコンプライアンス・テスト手順を定義 • アドイン・カードおよびマザーボード（MB）に適用 • カード・メーカが基本仕様を検討する必要性を減らす • PCI-SIGが提供するコンプライアンス・ベース・ボード（CBB）とコンプライアンス・ロード・ボード（CLB）により再現性が向上本書の発行時点では、

CEM

仕様（現行バージョン

0.9

）と

PHY

テスト仕様（現行バージョン

0.5

）はいずれもリリースされていません。このアプリケーション・ノートは、発行時点での規格の状況を反映しています。本書の目的は、カード・ベンダのプレリリース・テストを支援することです。仕様はまだ確定していないので、校正のターゲット値や校正手順は変更される可能性があります。関連する仕様の最新バージョンを必ず参照して、上記の内容と異なる場合は、変更があったかどうかを確認してください。

2010

年

11

月に

PCIe®

基本仕様のリビジョン

3.0

がリリースされて以降、多くの半導体ベンダがこれに基づいてベア

ASIC

をテストしています［

1

］。現在は、

PCIe 3.0

アドイン・カード（

AIC

）および

PCIe 3.0

スロットを備えたマザーボード（

MB

）が開発されています。これらの製品は、

PCIe CEM

（

Card Electromechanical

）仕様［

2

］に基づいてテストする必要があります。これに対する

PHY

テスト仕様［

3

］は、現在

SEG

（

Serial

(4)

2.1 一般的な

RX

テスト：概要

RX

テストでは、ワーストケースの入力信号でも、レシーバがデジタル信号のコンテンツを正しく検出できることを確認します。このテストでは、ビット・エラー・レート・テスタのパターン・ジェネレータ（

BERT PG

）から被試験

RX

に、校正済みのストレスド・アイ信号を印加します。この信号は、ターゲット・システム内で動作している

RX

の入力で予測される信号劣化から構成されています。これには、ジッタなどのタイミング障害や、クロストークをエミュレートする重畳電圧が含まれます。後者はノイズと呼ばれることがあります。ノイズは通常、ガウス分布になりますが、このテストに用いられるノイズ電圧の形状は、正弦波です。デジタル・コンテンツの検出が正しいかどうかを確認するには、

RX

の出力信号を

DUT

のトランスミッタ（

TX

）1_{経由で内部的にループバックさせた後、}

_BERT

_{のエラー・} ディテクタ（

ED

）を使用します。

RX

テストの簡素化したブロック図を図

2

に示します。図2.　RXテストの簡素化したブロック図

2. RX

テストと

校正手順の概要

PCIe 2.x

からリビジョン

3.0

への最大の変更点は、カード上の

RX

テストが標準になったことです。このアプリケーション・ノートでは、校正手法とテストに関する情報とともに、

Agilent

から提供されているツールについても紹介しています。これらのソリューションは、リビジョン

3.0

に移行しようとしているインテグレータを支援するために、関連する

PCI-SIG®

ワークグループおよびワークショップへのアクティブな参加によって得られた

Agilent

の経験を活用しています。

本書について

このアプリケーション・ノートでは、

PCIe 3.0 AIC

または

MB

に対するレシーバ・コンプライアンス・テストの実行に必要な以下のステップについて説明します。

1. PHY

テスト仕様に基づいて、閉じたアイのレシーバ・ストレス信号を校正します。これは、次の

2

点で

PCI Express

リビジョン

2.x

と異なります。

a

）

RX

ストレス信号が、個々の信号劣化ではなく、アイの高さと幅で指定されるようになりました。

b

）仕様の基準面が

ASIC

内部、すなわち（基準）レシーバのイコライゼーションの後に定義されているため、測定されたテスト信号のポスト・プロセッシングが必要になります。

2.

リンク・トレーニングおよびステータス・ステート・マシン（

LTSSM

）で被試験デバイス（

DUT

）を操作し、ループバック状態にします。

3.

ループバックした信号のビットとエラーをカウントして、ビット・エラー比（

BER

）を求め、コンプライアンスを確認します。

RX

TX

I/Oセル

J-BERT N4903B

ループバック

AS

IC

(5)

2.2. PCIe CEM

リビジョン

3.0 用の

RX

ストレス・テスト信号の校正方法

ストレス信号の適切な校正は、有効で再現性のあるテスト結果を実現し、相互運用性を保証するために不可欠です。

CEM

仕様では、この目的を達成するためにいくつかの手法が採用されています。第

1

に、基本仕様に比べて

RX

仕様が簡素化されていて、コモン・モード電圧ストレスやジッタ耐力周波数掃引などのいくつかのパラメータが削除されています。第

2

に、

PCI-SIG

リビジョン

3.0

テスト・ツール（コンプライアンス・テスト・ボードおよび

SigTest

ソフトウェアを含む）により、明確に定義されたテスト環境が構成されます。ただし、

PCIe 2.x

で使用されていた単純な手法、すなわちランダム・ジッタと正弦波ジッタ（

RJ

と

SJ

）を個別に校正することによりストレス信号を指定するという手法は、以下の理由で使用できません。

•

実際のシステムにも、

RJ

と有界非相関ジッタ（

BUJ

）は存在します。これは、

PG

の

RJ

と正弦波ジッタ（

SJ

）によりエミュレートされます。しかし、

8 GT/s

の速度では、ジッタの最大の成分はプリント基板材料の高周波損失から生じ、データ依存ジッタ（

DDJ

）、特に符号間干渉（

ISI

）の原因となります。

SIG

から提供されるテスト・ボードを使用するリビジョン

3.0

の

AIC

テスト・セットアップでは、

DDJ

の大部分は、リビジョン

3.0

コンプライアンス・ベース・ボード（

CBB

）ライザ・カードによって意図的に発生されるものです（図

7

を参照）。一方、テスト・セットアップのそれ以外のコンポーネント（ケーブル、スプリッタ、

DC

ブロック、それに

BERT PG

自体）からも、無視できない

DDJ

が生じます。

PCIe 2.x

に比べると、各ベンダのテスト・セットアップ間のわずかな違いが、結果のストレス信号により大きな影響を及ぼします。

DDJ

に影響するすべてのパラメータを正確に指定し、十分な確度で個別に測定することは、現実的に困難です。このため、ストレス信号は、影響するすべての効果の結果として、アイの高さ（

EH

）とアイの幅（

EW

）で表されるアイの開口部によって指定されます。

• RX

入力を最も正確にエミュレートするテスト・ポイント、すなわちコンプライアンス・ロード・ボード（

CLB

）の

TX

コネクタでテスト・パターンのストレス成分を直接測定することは不可能です。このテスト・ポイントではアイが閉じているからです。

•

このため、基本仕様と同様に、ストレス信号のアイの開口部は、アダプティブ基準イコライザ（

EQ

）の後で定義されています。このイコライザは、連続時間リニア・イコライザ（

CTLE

）とデシジョン・フィードバック・イコライザ（

DFE

）を備え、基準クロック・リカバリ（

CR

）回路からクロックが供給されます［

1

］。

基準

RX

lim TP 6 基準クロック -16 -14 -12 -10 -8 -6 -4 -2 0

1E+07 1E+08 1E+09 1E+10 1E+11

x Z-1 -d1 xk yk yk* Σ 判定回路 VEYE TEYE

1









TP 6

FF

CR

CTLE

リミット・アンプ

DFE

TP 2-P 1E+09 1E+08 -16 -20 -30 -40 -50 -60 -14 -12 -10 -8 -6 -4

1E+05 1E+06 1E+07 1E+08 1E+09

①

. 4 GHz

にピークがある

7

種類の異なる「

DC

減衰」設定を持つ

CTLE

②

.

ピークがなく

10 MHz

の帯域幅を持つ

OJTF

によって指定された基準

CR

③

. d1

のリミットが±

30 mV

に指定されている

1

タップ

DFE

(6)

RX

ストレス信号の校正には、少なくとも

2

つの方法が使用できます。

1

つは基本仕様で用いられている方法、もう

1

つは以下で説明する代替方法です。後者の方法は、

RX

テスト中は

BERT PG

が

TX

をエミュレートするという事実に基づいています。このため、

RX

ストレス信号の校正には、

TX

コンプライアンス・テストと同じ方法が使用できます。すなわち、指定されたすべての信号劣化を伴うリビジョン

3.0

コンプライアンス・パターンをリアルタイム・オシロスコープで捕捉し、

PCI-SIG

メンバに提供されている

SigTest

ソフトウェアでポストプロセッシングを行います。これにより、基準

RX

の

CTLE

と

DFE

が最適化され、

EH

と

EW

が計算されます。図4.　基本仕様とCEM仕様の校正方法の比較基本仕様の方法 Seasimを使用：平均ステップ応答、シミュレートされたパターン／信号劣化／基準RX CEMの方法 SigTestを使用：コンプライアンス・パターン＋信号劣化「オン」、オシロスコープのアベレージングなし N4916B N4915A オプション014B N4903B 81150A 長い校正チャネル CBBリビジョン3 CBBリビジョン3 CLB N4916B J-BERT N4903B SEASIM 入力パラメータ： RJ＝2 ps、rms SJ＝0.1 UIpp DM-SI＝14 mVpp DM-SI EH @TP2-P カスタム・テスト・ボード TP2 ブレークアウト・チャネル TP6 複製チャネル TP5 ASIC RX DUT TX 内部ループバック TP3＝TXパッド TP2＝RXピン TP2-P＝EQ後のRX 0 8 16 24 32 40 48 56 64 72 80 0 10 20 30 40 50 Ca lc ulat ed Eye H ei gh t [ mV] 基準クロックこの校正方法は、

Seasim

ソフトウェアを使用して平均ステップ応答に基づいてストレス信号をシミュレートする基本仕様の方法とは異なります（この方法が選ばれた理由は、測定がオシロスコープのノイズの影響を受けないことでした［

4

］）。

注記：SEGでは現在、EWG（Electrical Work Group）が基本仕様で採用している統計アイ解析シミュレータ（SeaSim）を使用する方法と、PHYテスト仕様で指定されているSigTestを使用するSEGの方法との間の相関を確認する作業を進めています。この作業の結果によっては、現在使用されている方法に調整が必要になる可能性があります。

(7)

凡例信号劣化の（事前）校正チャネルの前チャネルの後テスト・セットアップのディエンベディングテストの実行 BERT-PGのイコライゼーションをテストに必要なすべてのプリセットに対して校正（セクション3.4、図11） RJrmsを 1.55 psに事前校正（セクション4.1、図12/13）クロック/2の振幅をクロック/128を基準に調整してテスト・セットアップをディエンベディング（セクション3.3、図10） 100 MHz SJを12.5 ps （0.1 UI)に校正（セクション4.2、図14） DM-SIを20 mVに事前校正（セクション4.3、図15）チャネルを挿入（CBBriser−CBBmain−CLB またはCLB-CBBmain）（TP6、セクション3.2、図8） DCブロックの後ろのソース（TP3）をオシロスコープに接続（セクション3.2、図8） SigTestを使用してDM-SIと RJを変化させてEHとEWを基準RXのEQ後の P7に対して校正（セクション4.4、図13） DUTをループバックに設定して修正したコンプライアンス・パターンを繰り返し発生 BERTとDUTを CBB/CLBで接続（セクション5.1/5.2、図16/17） P0、P7、P8に対して BER＜10−4_{であることを} 確認（＞105_{ビットに対して）} DUT固有のPG-EQに対して BER＜10−12_{であることを確認} （＞3×1012_{ビットに対して）} 終了 BERTによるパターン／信号発生 SigTestを使用した測定再接続 _{による直接測定}オシロスコープ BER測定による_テスト開始

図5.　PCIe CEM仕様3.0リビジョン3.0に基づいたBERT PGのディエンベディング、ストレスド・アイ信号校正、RXテストのフロー・チャート

2.3. 校正およびテスト手順

8 GT/s

という高いデータ・レートでは、テスト・セットアップのディエンベディングを行って、

BERT

の

EQ

により周波数応答を補正する必要があります。このポストカーソル設定は、

RX

テスト中に

EQ

プリセットを作成する際に考慮する必要があります。ジェネレータの調整については、セクション

3

で説明します。個々の信号劣化の事前校正を伴うストレス信号の

2

段階の校正と、

EH

および

EW

の最終調整については、セクション

4

で説明します。

DUT

のループバックへの設定と

RX

テスト自体については、セクション

5

で説明します。

(8)

図6.　パターン・シーケンサを使用するAgilentのJ-BERTのデータ・セットアップでは、休止、分周クロック、PRBS、および＜Break＞ボタン（円内）によるそれらの間の高速切り替えなどにより、アルゴリズム・パターンの設定が容易シーケンサからのパターン選択の例既存のデータ・パターン： <Browse> 分周率を選択可能な分周クロック・パターン新しいデータ・パターン： <Edit>または <Create> 多項式を選択可能な PRBSパターン "2^23-1p"は PCIe 3.0の特殊な多項式を表すテスト・セットアップのディエンベディングとジェネレータEQの校正に用いられる192ビット長のパターン（強調表示）を表示した J-BERTパターン・エディタ。これはJ-BERTの512ビットのメモリ・セグメント（セグメント分解能）に合わせて8回繰り返されます。

J-B

ER

T

シーケンサ・ページ

a

注記：校正プロセスの各ステップでは、さまざまなデータ・パターンが必要になります。これらの設定と使用は、Agilent N4903B J-BERT高性能シリアルBERTの強力なパターン・シーケンサと、その手動シーケンス進行機能（図6を参照）によって簡単に行えます。

(9)

3.1. PCI-SIG

から提供されるテスト・ボード：

CBB

および

CLB

図

7

に示すのは、

CEM

仕様に基づくテストに使用されるリビジョン

3.0 CBB

およびコンプライアンス・ロード・ボード（

CLB

）です。リビジョン

2

と異なり、

CBB

はメイン・カードとライザ・カードの

2

つのボードから構成されます（図

7e

および

7f

）。

2

つのボードの間のコネクタとライザ・カード上のトレースが追加されたことにより、新しい（リビジョン

3

）

CBB

はサーバ・ボード上の条件をより正確に反映しています。ライザ・カードと

CLB

の

RX SMP

コネクタは、

ASIC

の

TX

のパッドと電気的に同一であることを意図しています。このため、パッケージをシミュレートする構造がカード上に存在します（図

7a

、

b

、

g

）。

CLB

には

2

つのバージョンがあります。

1

つは

1x

と

16x

のコネクタを持つもの、もう

1

つは

4x

と

8x

のコネクタを持つもの（図には示していない）です。

3. 校正、ディエンベディ

ング、

BERT-EQ

校正の

セットアップ

図7.　リビジョン3のCBBおよびCLBボード：a）とb）CLBおよびライザ・カードのパッケージ・シミュレーション部分の詳細図とg）等価回路、1xおよび16x CLB、c）RX側、d）TX 側、e）CBBライザ・カード、f）CBBメイン・ボード。CLB用のPCIeコネクタ（中央）とライザ・カード用のエッジ・コネクタ（左）を装備 CBBライザ・カードと CLBのRX SMPコネクタは、 TXパッドを表しています。ボード上の構造（C−トレース−C、拡大図）は、 ICパッケージをシミュレートしています（拡大図）。

e）

CBBライザ・カード

_f）

_{CBBメイン・カード}

d）

CLB x1/x16

TX側

c）

CLB x1/x16

RX側

a）

b）

g

）

3.2. 校正のセットアップ

校正のセットアップを図

8

に示します。

BERT PG

の出力信号は、差動ノイズ電圧と重畳されます。これが差動モード正弦波干渉（

DM-SI

）です。図

8

に示すように、

Agilent N4903B

からドライブされる

Agilent N4916B

ディエンファシス信号コンバータの出力が、

N4903B-J20

の

P1

出力からの

DM-SI

と、非対称スプリッタによって結合されます。必要な

AC

結合を実現するために、

DC

ブロックが用いられます（必要な測定器と付属品の一覧については、セクション

7.1

の表

2

を参照してください）。低損失ケーブルは、両端に

SMP

コネクタを備え、位相マッチングされており、テスト信号発生器出力（

TP3

）を表しています。

CBB

および

CLB

がチャネルを構成し、アイが閉じる原因となるストレス信号の

DDJ

の大部分はここから生じます。

(10)

テスト・ポイントの番号は基本仕様に基づく

TP

6

＝

R

X

ピン

TP

3

＝

TX

パッド DM-SI N4916B N4903B • AgilentJ-BERT N4903B 内部ジッタの生成およびオプション J20による2.1 GHz DM-SIの生成 • N4916B ディエンファシス・シグナル・コンバータ • DCブロックおよび非対称加算器 DCブロック非対称スプリッタ

TP

2-P

＝

EQ

後の

R

X

校正の場合チャネル前：ケーブルをSMP→SMA アダプタを通してオシロスコープへチャネル後：ケーブルをCBBライザ・カードまたはCLBのRX SMP コネクタへ、ケーブルをCLB またはCBBメイン・カードの TX SMPコネクタからオシロスコープへ

CBB +

CLB

2/14 dB 2 図8.　校正のセットアップ

AIC

と

MB

のどちらをテストするかによって、接続とシグナル・フローが異なります。

• AIC

：図

8

で

1

と記されたケーブル（ケーブル



）が、

CBB

のライザ・カード上の

RX

コネクタに接続されます。信号は、両方の

PCIe

コネクタから

CBB

メイン・ボード経由で

CLB TX SMP

コネクタに流れます（図

16

も参照）。

• MB

：ケーブル



は、

CLB

上の

RX

コネクタに接続され、信号は

CBB

メイン・カード上の

PCIe

コネクタ経由で

TX

コネクタに流れます（図

17

も参照）。校正の際には、いくつかのパラメータが図

8

の

TP3

（チャネルの前の点線



）または

TP6

（チャネルの後ろの実線



）で測定されます。

(11)

3.3. テスト・セットアップのディエンベディング

前述のように、どちらのテスト・ケースでも、

AIC

テストではライザ・カード上、

MB

テストでは

CLB

上にある

RX

コネクタは、

PCIe ASIC

の

TX

パッドを表します。すなわち、図

8

に示すケーブル・ペア



の

SMP

コネクタでは、ほぼ理想に近い乱れのない信号性能が実現され、以下のような理由で調整が必要になります。

1.

テスト機器の固有の信号性能と、ケーブル、スプリッタ、

DC

ブロックを組み合わせたものの周波数応答は、理想的ではありません。

2.

同時に、テスト機器、セットアップ、複数の測定器ベンダから提供されるアクセサリに関して、パラメータは同一ではありません。必要な信号性能は、低周波（

LF

）と高周波（

HF

）の両方の信号成分に対して振幅が等しく、全体的にフラットな周波数応答です。これを実現するには、十分な大きさの容易に観察できる

HF

成分と

LF

成分を持つテスト・パターンを使用して、

BERT PG

の

EQ

を調整します。このために、パターンは

64

個の

1

と

64

個の

0

（

LF

部分を表すクロック

/128

）の後に、

64

ビットの

1010

（

4 GHz

の基本波周波数を表すクロック

/2

）が続く形を取ります。コンプライアンス・パターンにも、このようなセクションが含まれています。図

9a

は、テスト・セットアップ全体の

TP3

での理想的でない周波数応答を示しています。

HF

パターンは

LF

部分に比べて約

0.5 dB

下がっています。図

9b

は、調整後の波形です。これを実現するには、

HF

と

LF

の信号振幅が等しくなるように

N4903B/

N4916B

出力のディエンファシス・ポストカーソル（

Post-Cur1

）の設定を変更した後、

N4903B/N4916B

の出力振幅を

800 mVpp

に再調整します（図

10

を参照）。図9.　64個の1、64個の0、64個の"1010"の繰り返しパターンのスクリーンショット a）HF信号（クロック/2）の振幅がLF信号（クロック/128、64×1－64×0）に比べてわずかに小さい。b）テスト・セットアップの周波数応答が－0.7 dB補正されている

a)

b)

a） b）

(12)

図10.　J-BERTのデータ出力セットアップ・ページ：黄色の枠で囲まれているのは振幅（Vampt）とEQ（Pre-Cur、Post-Cur1）の入力フィールド。Post-Cur2はこのアプリケーションでは使用しません。振幅の再調整が必要な理由は、リビジョン

3.0

の定義によると、

LF

信号が減衰またはディエンファシスを受けても、振幅は最大信号（

HF

部分）に関連して決まるからです。上記の調整によって得られた

Post-Cur1de-embed

と

Vamptde-embed

の値は、後で使用するために記録します。関連するすべての

J-BERT

設定の一覧を、セクション

4

末尾の表

1

に示します。

3.4. BERT PG

イコライゼーションの校正

RX

テストの際には、いくつかの

TX

イコライゼーションが

BERT PG

によってエミュレートされます。これらはプリセット

P0

、

P7

、

P8

であり、

DUT

によってはもう

1

つの設定が加わることもあります（セクション

5.4

を参照）。プリセットは、

N4916B

の工場校正とリニアリティによって十分な確度で実現できます（下の

2

を参照）。ただし、

SEG

では

BERT PG

の

EQ

を校正することを推奨しているので、その手順を以下に簡単に説明します［

5

］。

1.

適切なパターンを出力するように

BERT PG

を設定します。例えば、テスト・セットアップのディエンベディングに使用される

128

ビットのクロック

/128

パターンと

64

ビットのクロック

/2

パターンの組み合わせです（図

6

を参照）。

2.

表

5

に基づいて、

BERT PG

を指定された値に設定します。この際、ディエンベディング値

PostCurs1de-embed

を考慮します。

Pre-Cur

＝プリシュート、

Post-Cur1

＝ディエンファシス＋

Post-Cur1

de-embed

3. Va

、

Vb

、

Vc

、

Vd

の電圧をオシロスコープで測定します。この際、

Vb

には

V

ampliude測定、

V

dには

V

p-p測定、

V

aと

V

cには手動マーカ測定を使用します（図

11

を参照）。

4.

次の式を使用して、プリシュートとディエンファシスの実際の値を求めます。ディエンファシス＝

20log10Vb/Va

、プリシュート＝

20log10 Vc/Vb

、（ブースト＝

20log

10

V

d

/V

b）

5.

必要なディエンファシスとプリシュートが得られるように、

J-BERT

の

EQ

設定

Pre-Cur

と

Post-Cur1

を調整します。

6.

振幅が指定されたウィンドウの範囲外の場合（表

3

を参照）、

J-BERT

の

Vampt

を変えて最大振幅（

V

d）を指定された値（

800 mV

diff,pp）に再調整し、上で求めたすべての値を後で使用するために記録しておきます（表

1

を参照）。

(13)

図11.　P7に対して必要なBERT PG EQを実現するための波形測定を示す画面キャプチャ：a）Vcおよびb）Vaに対するマーカ設定と読み値、c）VbおよびVeの自動測定、d）測定結果と理想設定との比較

V

d

V

b 1xclk/128,128*clk/2 V_d

V

_b

b)

V

_c

1xclk/128, 64xclk/2

V

_c

c)

V

_a

V

_a

a)

V

_d

V

_b 1xclk/128,128*clk/2 V_d

V

_b

b)

V

_c

1xclk/128, 64xclk/2

V

_c

c)

V

_a

V

_a

a)

V

_d

V

_b 1xclk/128,128*clk/2 V_d

V

_b

b)

V

_c

1xclk/128, 64xclk/2

V

_c

c)

V

_a

V

_a

a)

V［a mV］ V［b mV］ V［c mV］ V［d mV］ 658 332 494 810 プリシュート・ディエンファシス・ブースト測定値［dB］ 3.45 −5.94 7.75 理想値［dB］ 3.5 −6.0 7.0

PCIe

リビジョン

3.0

基本仕様に指定された可能なすべての

PCIe

リビジョン

3.0

イコライゼーション設定とプリセットの一覧を、表

4

と表

5

に示します（セクション

7.3

を参照）。注記：オシロスコープは、帯域幅（BW）が20～25 GHzのものを使用することが重要です。これは、急峻なフィルタの副作用によって正確なレベル測定が困難になるのを防ぐためです。サンプリング・オシロスコープを使用すれば通常はこのような問題は生じません。 d）

(14)

4. ストレス信号の校正

パターン・ジェネレータ（

PG

）の

EQ

の校正が終わった後、

RJ

、

SJ

、

DM-SI

を校正する必要があります。

EW

を閉じるために、

2

つのジッタ信号劣化が使用されます。

EH

を閉じるためには、

BERT PG

の振幅を下げる代わりに、

DM-SI

を追加します。この方法を選択したのは、他のレーンからの高周波クロストークをエミュレートするためです。これは

RX

の

CTLE

によって低周波信号成分よりも増幅され、

HF S/N

比（

SNR

）を悪化させます。このため、

DM-SI

の周波数は、

CTLE

のパスバンド内の

2.1 GHz

に指定されています。ジッタ分離および測定用に、

SEG

は

SigTest

ソフトウェア・ツールを提供しています。このツールは、各ベンダのオシロスコープに実装されている独自のジッタ分離アルゴリズムから生じる違いを防ぐ役割を果たします。ストレス信号校正は次の

2

つのステップで行われます。

1. RJ

および

SJ

パラメータがチャネルの前で個別に（事前）校正されるのに対して、

DM-SI

振幅はチャネルの後で事前校正されます。これは、周波数

2.1 GHz

の信号が、実際のコンポーネントやチャネルの特性によっては、大幅に（

10 dB

程度）減衰されることがあるからです。

2.

次に、完全にストレスを加えたコンプライアンス・パターンに対して、必要なアイの開口部を

TP6

で実現するために、チャネルの後で

RJ

と

DM-SI

の微調整を行います。

AIC

と

MB

に対する校正手順は、使用するチャネル構成と

SigTest

テンプレートの違いを除いて同じです（表

3

を参照）。

4.1. RJ

の校正

RJ

は

1010

（クロック

/2

）パターンを使用して校正されます（

J-BERT

のパターン・セットアップについては図

6

を参照）。

J-BERT

の

RJ

の値は、適切な

10 MHz

ハイパス・フィルタをオンにした状態で（図

12

を参照）、指定された

RJ

の値よりもわずかに小さい開始値に設定されます（表

3

を参照）。図12.　RJ-BWのセットアップの詳細が示されたJ-BERTのジッタ・セットアップ・ページ

(15)

波形は記録され（

1,000

万サンプル）、

.bin

フォーマットで保存されます。これを

SigTest

ソフトウェアにロードして、表

3

に記載されたテクノロジーとテンプレートを使用して

RJ

を計算します。このテンプレートを使用する場合、どのチャネルに対してもイコライゼーションやエンベディングは行われません。したがって、意味があるのはジッタの結果だけです（図

13

を参照）。

J-BERT

で

RJ

の値を適切に調整しながらこの手順を繰り返して、

SigTest

で計算された

RJ

値が必要な許容範囲内に入るようにします（表

3

を参照）。

J-BERT

で最後に調整された

RJ

の値を、後で使用するために

RJ

pre-adjとして手作業で記録しておく必要があります（表

1

を参照）。注記：波形ファイルは比較的大きいので、波形を別のPCに転送する時間を節約するために、SigTestソフトウェアをオシロスコープのPCにインストールしておくと便利です。結果パネル入力パネル EHおよび EW（カード）、 RJおよびSJの校正用図13.　SigTest入力パネル（左上）：最終校正に使用するテクノロジーとテンプレートを表示した入力パネル（セクション4.4）、左下の部分図はジッタ校正（RJおよびSJ）用の代替設定。結果画面（右）：青の長方形はEHとEWの結果、黒の長方形はRJの結果、オレンジの長方形はSJ校正に使用するp-pジッタの結果。

(16)

4.2. SJ

の校正

SJ

の校正には、コンプライアンス・パターン1_{を使用します（図}

₆

_{を参照）。基準とし}

て、全固有ジッタ（

TJ

）を測定します。このためには、

J-BERT

のすべてのジッタ源と

DM-SI

をオンにし、

0

に設定します。その状態で波形を捕捉して

.bin

形式で記録し、

SigTest

ソフトウェアにロードして、

TJ0

（図

13

に示す“

Max Peak to Peak Jitter

”）

を求めます。

SJ

の生成には、

J-BERT

の

PJ1

または

PJ2

が使用できます。コンプライアンス・テストの範囲を超えて、基本仕様に類似した周波数掃引による特性評価が必要な場合には、

PJ2

が適しています（図

14

を参照）。校正の際には、

PJ2

を

100 MHz

で

0.1 UI

に設定します（図

14

を参照）。次に、波形を捕捉し、

SigTest

でジッタ値を計算します。すべてのジッタ源を

0

に設定した基準測定（

TJ0

）と現在の測定との間の差は、注入された

SJ

に等しくなります。

SJ

が指定された範囲に入らない場合（表

3

を参照）は、

J-BERT

で周期ジッタ（

PJ

）の大きさを調整して、

PJ

calの適切な設定が得られるまでこの手順を繰り返します（表

1

を参照）。 PJ2を示すジッタ・セットアップ・ページ

a)

b)

c)

パスフェール各ステップのBER合否結果を示すジッタ耐力コンプライアンス測定

b)

d)

図14.　J-BERTのグラフィカル・ユーザ・インタフェース（GUI）の画面キャプチャ。 a）一定値によるPJ2、b）リニア・バックグラウンド掃引、c）定義済みの曲線に基づく掃引のセットアップ、d）ジッタ耐力コンプライアンス・テスト。 1. コンプライアンス・パターンおよび修正コンプライアンス・パターンは、 J-BERTソフトウェア・リビジョン7.1以上で使用できます。

(17)

4.3. DM-SI

の校正

（事前）校正が必要な最後の信号劣化は、

DM-SI

です。これは

EH

の調整に用いられます。このパラメータは、チャネルの後の

TP6

で測定されます（図

8

を参照）。このためには、

CBB

メイン・ボードに

CLB

を挿入し、ケーブル



の

SMP

コネクタをオシロスコープから取り外して、

AIC

テストの場合は

CBB

ライザ・カード上、

MB

CLB

上の

RX

コネクタに接続します。マッチド

SMP-SMA

ケーブルのもう

1

つのペア



（図

8

および表

2

を参照）は、

AIC

CLB

上、

MB

CBB

メイン・ボード上の

TX

コネクタから、オシロスコープの入力に

SMP-SMA

アダプタを外して接続します。

BERT PG

は、一定値

0

のパターンを出力するように設定します。これは、

J-BERT

のパターン・シーケンサで「休止」セグメントを使用すれば容易に実現できます（図

6

を参照）。

DM-SI

は、

2.1 GHz

の周波数に設定し、振幅を変化させて、オシロスコープで測定される

p-p

振幅が表

3

に示された許容範囲内に入るようにします。

DM-SIpre-cal

の値を求めて、後で使用するために記録します（図

15

および表

1

を参照）。

b)

a)

図15.　J-BERTの a）DM-SIのセットアップ画面と b）波形表示の画面キャプチャ

(18)

4.4. 最終ストレス信号の校正、

EH

および

EW

すべての信号劣化とプリセットの（事前）調整が終わった後、最終ストレス信号の調整を行う必要があります。このためには、

P7

（表

5

を参照）とコンプライアンス・テスト・パターンを選択し、関連するすべての

J-BERT

パラメータ（振幅、および電圧／タイミングの劣化）を先に記録した値に設定します。オシロスコープを使用してチャネルの後で波形を捕捉し、

SigTest

ソフトウェアにロードします。計算には、表

3

に示す

SigTest

テクノロジーとテンプレートを使用します。これらのテンプレートを使用して、

SigTest

はチャネルの残りの部分をエンベッドし（“

Upload and Verify Data

”を押

す前に

SigTest

入力パネルで“

Embed

”をチェックしておく必要があります。図

13

を参照）、

CTLE

および

DFE

に対して基準イコライゼーションを最適化します。この最適化が必要なのは、アイの開口部が

ASIC

内部で指定されているからです（図

3

および図

8

の

TP2-P

を参照）。

EH

および

EW

の計算値が表

3

に示されたリミット内にない場合は、

RJ

と

DM-SI

を適切に変更する必要があります。

1.

指定された

EW

を満たすように

RJ

を調整

2.

指定された

EH

を満たすように

DM-SI

を調整

3. EW

を再チェックし、必要なら

RJ

を再調整

4.

最終校正値

RJ

calおよび

DM-SI

calを後で使用するために記録

AIC

校正に使用するすべてのパラメータの代表値を表

1

に示します。ただし、

J-BERT

の設定は実際のテスト・セットアップに使用されるパッシブ・コンポーネントや測定器の特性に依存するため、

in-situ

調整が必要となります。

ディエンベディング

P7

P8

Vampt/mV 604 604 604 Pre-curs/dB 0 4.1 4.1 Post-cur1/dB −0.7 −4.5 −7.1

事前調整

最終調整（

EW/EH

）

RJ/mUI（ps） 11.5（1.44） 11.5（1.44） PJ2 110（13.8） 110（13.8） DM-SI/mV 45 110 表1.　校正済みRXストレス信号を得るための代表的なJ-BERT設定。実際のセットアップでの値は、実際に使用するコンポーネントによって異なる可能性があります。

(19)

4.5. Agilent N5990A-101

適切な校正を実現するには、さまざまなパラメータを調整する必要があり、いくつかのパラメータについては反復調整が必要です。このプロセスは、

Agilent N5990A

自動コンプライアンス／デバイス特性評価テスト・ソフトウェアとオプション

101 PCI

EXPRESS®

を使用することで、容易に自動化できます。

N5990A

の最新バージョンには、リビジョン

3.0 CEM

テストの

PHY

テスト仕様に基づいた校正手順が含まれています。

N5990A-101

で実現される校正は、コンプライアンス・ポイントだけでなくさらに広い範囲で有効です。これにより、指定されたコンプライアンス・ポイントでのテストに加えて、

DUT

マージンを判定するための特性評価や、特定の問題の解析も実行できます。

校正手順のまとめ

8 GT/s

という比較的高い転送レートと、

PCI-SIG

ボードの設計方法（

TX

パッケージのエミュレーション）のために、ストレス信号の校正にいくつかの影響が生じます。

•

テスト・セットアップの周波数応答（

TP3

まで）をディエンベディングすることにより、さまざまなベンダのテスト機器間の差を除去する必要があります。

•

振幅、

EQ

、ジッタ、電圧ノイズなどのすべての信号パラメータを

in-situ

で校正する必要があります。

•

各オシロスコープ独自の抽出アルゴリズムによるわずかな違いを避けるために、ジッタの値は捕捉した波形から

SigTest

ソフトウェアによって抽出されます。

•

ストレス信号は、個別に校正された成分によって定義することはできません。ほとんどの成分は個別に事前校正されるだけで、ストレス信号の最終校正は、

RJ

と

DM-SI

を変化させて必要な

EH

と

EW

を得ることによって行われます。

• EH

と

EW

は

SigTest

ソフトウェアを使用して求められ、イコライゼーションが得られます。これは、ストレス信号が

RX

内部の基準

EQ

の後で定義されるからです。

• Agilent J-BERT

を使用した実用的なセットアップを紹介しました。

• Agilent N5990

オートメーション・ソフトウェア・オプション

101

の使用をお勧めします。

(20)

5. RX

テスト

このセクションでは、

2

つのテスト・セットアップと、

DUT

をループバックにトレーニングするためのツールについて説明します。さらに

BER

測定と統計の性質に関する一般的な事項についても説明します。

5.1. AIC

のテスト・セットアップ

ソース出力ケーブル



（図

8

および図

16

を参照）を

CBB

ライザ・カード上の

SMP RX

コネクタに接続します。被試験

AIC

を、

CBB

PCIe

コネクタに挿入します。

100 MHz

の基準クロックを出力するために、

J-BERT

のトリガ出力を

80

分周に設定します。出力を

SMP-Ref-Clk

入力コネクタに接続し、エラー・ディテクタ（

ED

）入力をケーブル



で

CBB

SMP-TX

コネクタに接続します（図

16

を参照）。

CBB

リビジョン

3 CBB

リビジョン

3 長い校正チャネル

アドイン・カード

RX入力 TX出力基準クロック入力 100 MHz 非対称スプリッタ PSPL 5370-14dB DCブロック、N9398C

N4916B

2.1 GHz 差動モード正弦波干渉

J-BERT

N4903B

ASIC

1 2 図16.　Agilent J-BERT N4903BおよびN4916Bディエンファシス信号コンバータと CBBライザ・カードを使用したAICテスト・セットアップ

(21)

5.2. MB

のテスト・セットアップ

MB

テスト用には、ソース出力ケーブル



（図

8

および図

17

を参照）を

CLB

の

SMP-RX

コネクタに、

ED

入力を

SMP-TX

コネクタに接続します。ほとんどの

MB

は、外部

100 MHz

基準クロックで動作させることはできません。このため、

J-BERT

の

PG

を外部クロック・モードに設定します。クロック入力は、

N4880A

の基準クロック逓倍器のフェーズ・ロック・ループ（

PLL

）でドライブされます。これは、

100 MHz

の基準クロックを

J-BERT

の外部クロック入力用の

8 GHz

のクロックに変換し、

PCIe

仕様に従ってすべての帯域内ジッタ（特にスペクトラム拡散クロック（

SSC

）による変調）を保存します。図

17

と表

2

に示すように、

MB

のバックチャネル

TX

の信号アイを開くために、アイの開口部用の信号リピータが必要です。これは、リンク・トレーニング中に

J-BERT

によって適切な

TX

イコライゼーションが要求された場合でも必要になることがあります（セクション

5.3

を参照）。マザーボード

CLB

TX出力基準クロック出力 RX入力 N4916B J-BERT N4903B N4880A 8 GHz 100 MHz 2.1 GHz 差動モード正弦波干渉 ASIC リピータ非対称スプリッタ PSPL 5370-14dB DCブロック、N9398C 1 2 図17.　J-BERT N4903B、N4916Bディエンファシス信号コンバータ、N4880A基準クロック逓倍器とCLBを使用したMBテスト・セットアップ

(22)

5.3. DUT

のループバックへの設定

RX

テストを実行するには、

DUT

をループバックにトレーニングする必要があります（セクション

2.1

を参照）。このために、

J-BERT

は、リンク・トレーニング・ステータス・ステート・マシン（

LTSSM

）のステートにより、

DUT

を操作する必要があります（図

18

を参照）。すべての

PCIe

デバイスが処理できる最小速度は

2.5 GT/s

です。このため、リンクパートナーとの間の最初の通信は、

2.5 GT/s

の転送速度で行われ、＜ポーリング＞から＜構成＞に進みます（図

18

の黄色の矢印）。その後、両方のデバイスが電気的アイドルに入り、

8 GT/s

への速度変更を行います（図

18

の黄色／黒の矢印と囲み記事の説明）。これ以後、ループバック・ステートに入った後で、

J-BERT

は指定されたパターンを

8 GT/s

で送出し、それによって

DUT

は＜ループバック・エントリ＞ステートから＜ループバック＞ステートに移行します。無効ホット・リセットループバックリカバリ

LO

L2

L1

LOs

ポーリング構成検出初期ステートまたはデータ・リンク層によって指定図18.　LTSSMとループバックへの経路

(23)

BERT

が

8 GT/s

の速度で動作している間

に、ビット逓倍を使用して

2.5 GT/s

のパ

ターンが生成されます。

2 つの速度は整

数倍の関係にないため、非対称の方式

が用いられます。

3 ビットを

4 回、

4 ビ

ットを

1 回送信することにより、

16 ビッ

ト

/5

ビット＝

8 GT/s/2.5 GT/s

の比が実現

されます。この非対称のビット逓倍の

ために、

2.5 GT/s

モードではジッタの

発生が避けられません。しかし、この

ジッタはリンク・トレーニング中にし

か発生せず、

PCIe 1.0

仕様のリミットよ

りも小さいため、安全マージンがあり

ます。

8 GT/s

信号

8/2.5

＝

16/5

＝

3.2 2.5 GT/s

信号

2.5 GT/s

信号のエミュレーション

8 GT/s

のビット数

/2.5 GT/s

のビット

2.5 GT/s

の指定されたアイの開口部

2.5 GHzサンプリング・ポイント

3 3 4 3 3

標準のコンフォーマンス・パターン・シーケンスは、実効的に

2

つの異なる転送速度（

2.5 GT/s

で

8B/10B

コード化、および

8 GT/s

で

128B/130B

コード化と部分スクランブル）を使用してデバイスをループバックに設定するもので、比較的複雑です。このパターンは、

Agilent J-BERT

ソフトウェア・リビジョン

7.1

以上で提供されています。ただし、

CEM

および

PHY

テスト仕様はまだ開発中なので、プレリリース・デバイスのすべてが規格に準拠した

LTSSM

を備えているわけではありません。このため、

J-BERT

で提供されるベース仕様に完全に準拠したシーケンスが常に動作するとは限りません。このため、

Agilent

は

N5990A

オプション

301

リンク・トレーニング・スイート（

LTS

）を提供しています。これを使用すれば、ユーザ選択可能な抽象レベルでシーケンスを編集できます（図

20

を参照）。リンク・トレーニング・シーケンスとそのパラメータをセットアップした後、

LTS

で作成したビット・パターンとシーケンス（ループバック用の選択可能な繰り返しテスト・パターンを含む）を、

J-BERT

の

PG

と

ED

にダウンロードできます。図19.　2.5 GHzパターン

(24)

図20.　Agilentリンク・トレーニング・スイートでは、複数のGUIを使用してシーケンスとパターンをユーザ選択可能なレベルで編集可能。a）J-BERTパラメータ・エディタを備えたメインGUI、b）パターン・シーケンス用の上位レベルのエディタ、c）スクリプト言語エディタ

5.4. 実際の

RX

テストと測定時間

テストには

2

つのタイプがあります。

1

つめのタイプは、最終システムにおいて、

TX-RX

ペアがそれぞれの属性を交換するための最小限の通信を確立できることを確認するために用いられます。また、最大共通速度で動作したときに、各デバイスが相手のデバイスを最適な

BER

性能にトレーニングできることも確認します。このためには、指定された

TX EQ

プリセット

P0

、

P7

、

P8

に対して、

BER

性能が

10

−4_よりも高いことを確認する必要があります（表

5

を参照）。

2

つめのテストは、

RX

ジッタ耐力テストです。これは、

RX

動作の

BER

性能が

10

−12_{よりも高いことを確認するため} に用いられます。このテストでは、

J-BERT PG

の

EQ

を該当するプリセットに設定するか、表

4

に指定された定義済み

EQ

設定のうち

DUT

で要求されているものに設定します。注記：このPG EQは、リカバリ・ステートでのインタラクティブ・リンク・トレーニングから生じるEQと一致するとは限りません。ここでいうPG EQは、被試験PCIe-ASICまたはカードのデザイナまたはテスト・エンジニアによって事前に指定された設定のことです。どちらのタイプのテストでも、校正済みのストレス・パターンを

DUT

に印加し、 J-BERTのディエンファシスの選択ループバック TXの必要なディエンファシスの選択 J-BERT設定の変更と結果のモニタリンク・トレーニング・シーケンスの編集リンク・トレーニング・パラメータの編集 a） b） c）

(25)

ここで問題となるのは、十分な信頼度レベル（

CL

）で

BER

測定を行うために、どの程度の測定時間が必要か、あるいはどの程度多くのビットを観察する必要があるのかということです。通常用いられる

CL

＝

95

％のレベルに必要なビット数を図

21

に示します。統計的な性質より、

DUT

の

BER

の値を厳密に求めることは不可能です。与えられた

CL

で、

BER

があるしきい値より上または下であることがわかるだけです［

6

］。ここで判定しようとしているのは、

BER

がしきい値を下回るかどうかです。

1

つめのタイプのテストについては、ターゲット

BER

に関して

95

％の信頼度レベルを実現するのに必要なビット数はごく少数（

0

エラーの場合は

3

×

10

4_{ビット、最大}

₅

_エラ

ーの場合は

10

5_{ビット。図}

_21a

_{を参照）ですが、一般的な}

_BERT

_の

_BER

_{測定の更新頻}

度などの実用的な理由から、

10

9_{ビット程度を測定します。}

2

つめのタイプのテストに関しては、

BER

結果で必要な信頼度レベルを実現するために観察するビットとエラーの数が、はるかに重要な意味を持ちます。

8 GT/s

の転送速度で、

BER

が

10

−12_{よりも小さいことを信頼度}

₉₅

_{％で確認するための最小測定時} 間は、

6

分

15

秒になります（テスト中にエラーが発生しない場合）。

1.97 2.61

3.29

2.00

4.00

6.00

8.00

10.00

12.00

ウントされたビット数（ 1e 12 ）

BER

評価のためにカウントが必要なビット数

BER<1e-12

BER>1e-12

3.00

4.74

6.30

7.75

9.15

10.51

11.84

1.0E-121.6E-122.1E-122.6E-123.1E-123.5E-12 3.9E-124.4E-12 3.1E-124.9E-12 6.6E-128.1E-12 9.5E-121.1E-11 1.2E-111.4E-11 6.2E-12 9.9E-12 1.3E-11 1.6E-11 1.9E-11 2.2E-11 2.5E-11

2.8E-11

0.0E+00

5.0E-11

1.0E-11

1.5E-11

2.0E-11

2.5E-11

3.0E-11

0

1

2

3

4

5

6

7

エラー数

BER

95 ％の

BER

とエラー数および

測定時間の関係

6.25分 2分 1分

0.05 0.36

0.81 1.37

1.97 2.61

3.29

0.00

2.00

4.00

6.00

8.00

10.00

12.00

0

1

2

3

4

5

6

7

カウントされたビット数（ 1e 12 ）エラー数

BER

評価のためにカウントが必要なビット数

BER<1e-12

BER>1e-12

3.00

4.74

6.30

7.75

9.15

10.51

11.84

1.0E-121.6E-122.1E-122.6E-123.1E-123.5E-12 3.9E-124.4E-12 3.1E-124.9E-12 6.6E-128.1E-12 9.5E-121.1E-11 1.2E-111.4E-11 6.2E-12 9.9E-12 1.3E-11 1.6E-11 1.9E-11 2.2E-11 2.5E-11

2.8E-11

0.0E+00

5.0E-11

1.0E-11

1.5E-11

2.0E-11

2.5E-11

3.0E-11

0

1

2

3

4

5

6

7

エラー数

BER

95 ％の

BER

とエラー数および

測定時間の関係

6.25分 2分 1分図21.　a）BERとエラー数および測定ビット数の関係 b）与えられた測定時間で達成可能なBER a） b）

25

(26)

図

22

は、積算

BER

結果を表示した

J-BERT

の

GUI

の画面キャプチャです。これは

RX

テストの実行に便利です。

BER

が

10

−12_{より小さいことを確認する場合、測定時間} を前もって知ることは不可能です。発生するエラーの数によって測定時間が変わるからです（図

21a

）。ソフトウェア自動化を使用しない場合、この画面では意味のある時間（

6

分

15

秒、

10

分、

13

分、

16

分など）が経過した時点で積算エラー数を確認すればよいので、現在の

BER

結果でエラーがあるかどうかを常に監視し続ける必要はありません。別の方法として、測定時間を事前に決めておき、積算エラー数に基づいて

DUT

の

BER

を求めることもできます（図

21b

を参照）。図22.　a）J-BERTの積算ビット・エラー結果とb）セットアップ画面（b）（a）

(27)

RX

ストレス信号の校正手順について説明しました。

CEM

仕様を満たすための、

Agilent

機器を使用した実用的で完全でワークショップによる実証済みのテスト・セットアップを紹介しました。

Agilent

製品には以下のような利点があることを説明しました。

• J-BERT

のパターン・シーケンサにより、校正中に必要な複数のパターンを容易にセットアップして切り替えることができる

• N5990A

オプション

301

リンク・トレーニング・スイートを使用して、ユーザ選択可能な抽象レイヤでパターン・シーケンスをセットアップすることにより、ユーザ選択可能な抽象レイヤで

LTSSM

を通じて

DUT

をループバックに設定できる

• N5990A

オプション

101

オートメーション・ソフトウェアを使用して、コンプライアンス・ポイントだけでなく広い範囲のストレス信号パラメータに対して校正を実行できるので、

DUT

のマージンを求めるための特性評価が可能

•

結論として、

Agilent

機器を使用することにより、セットアップ時間を短縮し、より高度な解析を実行し、

PCI-SIG

ワークショップで実証された手順を利用できます。このアプリケーション・ノートで紹介した

CEM

テスト用の方法とセットアップ以外にも、

Agilent

は基本仕様に基づいた校正とテストのためのセットアップと自動化ソフトウェアを提供しています［

4

］。注記：このアプリケーション・ノートは、CEMおよびPHYテスト仕様の暫定版に基づいています。パラメータ値やテスト手順は変更される可能性があります。

6. まとめ

(28)

7. 付録

7.1. 機器

テスト・セットアップを構築するのに必要な測定器と付属品を表

1

に示します。

概要

番号／オプション

数量

J-BERT

高性能シリアル

BERT

N4903B 1 12.5 Gb/s BERT N4903B-C13 1 RJ、SJ、BUJ、RJ、s-RJ注入 N4903B-J10 1 SSC生成 N4903B-J11 1 干渉チャネル（ISI、S.I.） N4903B-J20 1 ジッタ耐力コンプライアンス・スイート N4903B-J12 1（R1_）補助データ出力（PRBSおよびパターンの供給） N4903B-002 1（R1_）ビット・リカバリ・モード N4903B-A01 1（R1_）ディエンファシス信号コンバータ N4916B-STD 1 N4916BをN4903Bと接続するためのマッチド・ケーブル・キット N49156-010 1 基準クロック逓倍器 N4880A 1 デジタル・シグナル・アナライザ（

13 GHz

以上の帯域幅） DSAX91604A以上 1 テスト・オートメーション・ソフトウェア・プラットフォーム・コア製品 N5990A-010 1

PCIeレシーバ・テスト（SEASIMソフトウェアを含む） N5990A-101 1

リンク・トレーニング・スイート N5990A-301 1 アクセサリ SMAケーブル・ペア（±25 psのマッチング） 15443A 1 ピックオフ・ティー、14 dB（5X）、SMA J-P-J PSPL 5372-112 14 dB 2 DCブロック、50 kHz∼26.5 GHz N9398C 2 SMA-SMPケーブル・ペア N4235-61602 3

SMP  SMAアダプタ Pastenack PE9511 2

PCI-SIG CBB（メインおよびライザ・カード）＋CLB PCI-SIG 1 リピータ National Semiconductor DS80PCI800EVK 1 （MB2_） 1. R：このアプリケーション・ノートで説明している基本測定の実行には不要ですが、日常の作業には有用なので推奨される製品。 2. MB：マザーボード・テスト用にのみ必要表2.　図8のテスト・セットアップ用の機器

(29)

7.2. CEM 0.9

および

PHY

テスト仕様バージョン

0.5 に基づいた

RX

ストレス信号の仕様

表3.　RXテスト用PHYテスト仕様

パラメータ

最小

最大

単位

Sig test

テクノロジーテンプレート Vpp 800 mV − −

V_RX-EH-BGアイの高さ 50 mV PCI_3_CARD PCI_3_8GB_MULTI_CTLE_

DFE_80ps_50mV TRX BH 8Cアイの幅 0.36（45） UI（ps） PCI_3_CARD PCI_3_8GB_MULTI_CTLE_ DFE_80ps_50mV R（ランダム・ジッタ）j 1.5 1.6 ps RMS PCI_3__0_RX_CAL PCIE_3_8G_Rx_Sj_CAL S（正弦波ジッタ）j 100 MHz 12.5 14.5 ps PP PCI_3__0_RX_CAL PCIE_3_8G_Rx_Sj_CAL 2.1 GHzの差動モード正弦波干渉 14 15 mV PP − −

7.3. TX

イコライゼーションとプリセット

PS DE C＋1 ブースト 0/24 1/24 2/24 3/24 4/24 5/24 6/24 7/24 8/24 C−1 0/24 0.0 0.0 0.0 −0.8 0.0 −1.6 0.0 −2.5 0.0 3.5 0.0 −4.7 0.0 −6.0 0.0 −7.6 0.0 −9.5 0.0 0.8 1.6 2.5 3.5 4.7 6.0 7.6 9.5 1/24 0.8 0.0 0.8 −0.8 0.9 −1.7 1.0 −2.3 1.2 −3.9 1.3 −5.3 1.6 −6.8 1.9 −8.8 0.8 1.6 2.5 3.5 4.7 6.0 7.6 9.5 2/24 1.6 0.0 1.7 −0.9 1.9 −1.9 2.2 −3.1 2.5 −4.4 2.9 −6.0 3.5 −8.0 1.6 2.5 3.5 4.7 6.0 7.6 9.5 3/24 2.5 0.0 2.8 −1.0 3.1 −2.2 3.5 −3.5 4.1 −5.1 4.9 7.0 2.5 3.5 4.7 6.0 7.6 9.5 4/24 3.5 0.0 3.9 −1.2 4.4 −2.5 5.1 −4.1 6.0 −6.0 3.5 4.7 6.0 7.6 9.5 5/24 4.7 0.0 5.3 −1.3 6.0 −2.9 7.0 −4.9 4.7 6.0 7.6 9.5 6/24 6.0 0.0 6.8 −1.6 8.0 −3.5 6.0 7.6 9.5 −9.5 9.5 −8.8 9.5 −8.0 9.5 7.0 9.5 −6.0 9.5 −4.9 9.5 3.5 −2.3 −1.9 −1.0 0.0 減振幅最小リミット全振幅リミットまたは最大減振幅リミット表4.　指定されたTXイコライゼーション設定の一覧

(30)

表5.　プリセットのリストプリセット番号プリシュートディエンファシス Va/mV Vb/mV Vc/mV （dB） Tol：±dB （dB） Tol：±dB Vd＝800 mVで P4 0 0 800 800 800 P1 0 −3.5 1 800 534 534 P0 0 −6 1.5 800 400 400 P9 3.5 1 0 534 534 800 P8 3.5 1 −3.5 1 600 400 600 P7 3.5 1 −6 1.5 640 320 480 P5 1.9 1 0 640 640 800 P6 2.5 1 0 600 600 800 P3 0 −2.5 1 800 600 600 P2 0 −4.4 1.5 800 480 480

7.4. 参考資料

_［₁_］_PCIe_{基本仕様リビジョン}₃ ［2］ PCIe CEM仕様リビジョン3 ［3］ PCIe PHYテスト仕様リビジョン3

［4］『PCI Express®_{rev. 3.0}_{のレシーバ・ストレス・テストで信号を正確に校正することに}

より、8 GT/sのデータ・レートでの相互運用性を保証』、Application Note、カタログ番号5990-6599JAJP（http://cp.literature.agilent.com/litweb/pdf/5990-6599JAJP.pdf）［5］ Digital Communications Test and Measurement; Dennis Derickson-Marcus Mueller;

Prentice Hall

［6］ Total Jitter Measurement at Low Probability Levels, Using Optimized BERT Scan Method、カタログ番号5989-2933EN（ http://cp.literature.agilent.com/litweb/pdf/5989-2933EN.pdf）

(31)

AIC アドイン・カード ASIC アプリケーション専用集積回路 BER ビット・エラー比 BERT ビット・エラー・レート・テスタ BERT PG ビット・エラー・レート・テスタ・パターン・ジェネレータ BUJ 有界非相関ジッタ BW 帯域幅 CBB コンプライアンス・ベース・ボード

CEM Card Electro-Mechanical（PCIeインタフェースを使用したアドイン・カードおよびマザーボードの仕様を記述する PCI-SIG規格） CL 信頼度レベル CLB コンプライアンス・ロード・ボード CR クロック・リカバリ CTLE 連続時間リニア・イコライザ DDJ データ依存ジッタ DFE デシジョン・フィードバック・イコライザ DM-SI 差動モード正弦波干渉 DUT 被試験デバイス ED エラー・ディテクタ EH アイの高さ EQ イコライザ EW アイの幅

EWG Electrical Work Group

GUI グラフィカル・ユーザ・インタフェース HF 高周波 ISI 符号間干渉 LF 低周波 LTS リンク・トレーニング・スイート LTSSM リンク・トレーニングおよびステータス・ステート・マシン MOI Method of Implementation

MB マザーボード

PCI Peripheral Component Interconnect PCIe PCI Express

PCI-SIG PCI Special Interest Group

PG パターン・ジェネレータ PHY 物理層または物理層デバイス PLL フェーズ・ロック・ループ PJ 周期ジッタ RJ ランダム・ジッタ RX レシーバ Seasim 統計アイ解析シミュレータ SEG Serial Enabling Group SIG Special Interest Group

SNR S/N比 SigTest シグナル・テスト（TX出力信号の信号解析またはRXテスト信号の校正のためにPCI-SIGからメンバに提供されるソフトウェア） SJ 正弦波ジッタ TJ 全ジッタ TX トランスミッタ UI ユーザ・インタフェース

7.5. 用語集

(32)

www.agilent.co.jp

www.agilent.co.jp/find/jbert

www.agilent.co.jp/find/automation

www.agilent.co.jp/find/berts

www.agilent.co.jp/find/pci-express

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目次 1. はじめに 3 2. RXテストと校正手順の概要 一般的なRXテスト : 概要 PCIe CEMリビジョン3.0 用のRXストレス テスト信号の校正方法 校正およびテスト手順 7 3. 校正 ディエンベディング BERT-EQ 校正のセットアップ

アドイン・カードまたはマザーボードで

PCI Express

®

3.0 CEM

仕様に基づいたレシーバ・

テストに合格する方法

Application Note

1.

3

2. RX

4

2.1.

RX

4

2.2. PCIe CEM

3.0

RX

5

2.3.

7

3.

BERT-EQ

9

3.1. PCI-SIG

CBB

CLB

9

3.2.

9

3.3.

11

3.4. BERT PG

12

4.

14

4.1. RJ

14

4.2. SJ

16

4.3. DM-SI

17

4.4.

EH

EW

18

4.5. Agilent N5990A-101

19

5. RX

20

5.1. AIC

20

5.2. MB

21

5.3. DUT

22

5.4.

RX

24

6.

27

7.

28

7.1.

28

7.2. CEM

PHY

0.9

RX

29

7.3. TX

29

7.4.

30

7.5.

31

目次

1.

はじめに

CEM

目次 1. はじめに 3 2. RXテストと校正手順の概要一般的なRXテスト : 概要 PCIe CEMリビジョン3.0 用のRXストレステスト信号の校正方法校正およびテスト手順 7 3. 校正ディエンベディング BERT-EQ 校正のセットアップ

_BERT