プログラマブル論理デバイス

第8章 プログラマブル論理デバイス

大阪大学 大学院 情報科学研究科

今井 正治

E-mail: imai@ist.osaka-u.ac.jp

講義内容

†

PLDとは何か

†

PLA

†

FPGA

PLDとは何か

†

PLD: Programmable Logic Device

„

開発現場でプログラム可能な論理デバイス

„

論理（Logic）をデータの一部としてプログラム可能な内部構造

を持つ

†

PLDのプログラム方式

„

ワンタイム型 （再プログラム不可）

†

ヒューズ型

†

アンチヒューズ型

„

マルチタイム型 （再プログラム可能）

†

PROM型： 電気消去型，紫外線消去型

†

SRAM型

講義内容

†

PLDとは何か

†

PLA

†

FPGA

PLAの構造

†

PLA：

Programmable

Logic Array

†

論理を加法標準形

で表現

†

NOT-AND-OR

ゲートで実現

†

ANDアレイ

†

ORアレイ

AND Array OR Array

PALの構造

†

PAL: ORアレイを固定したPLAの商品名

x

y

z

x

x

y

y

z

z

z

y

x

+

z

y

xy

+

z

y

x

x

+

代表的なPLA製品

型番 メーカ 回路構成

PAL16L8 MMI （7AND + OR）×8 回路

PAL16R8 MMI （8AND + OR + D-FF）×8 回路

PAL20X10 MMI （2×（2AND+OR）+EXOR+D-FF）×8 回路 PAL22V10 MMI （8～16AND+OR+マクロセル）×8 回路 GAL16V8 LATTICE （8AND＋マクロセル）×8回路 （8入力） GAL20V8 LATTICE （8AND＋マクロセル）×8回路 （10入力） PEEL18CV8 ICT （8AND＋マクロセル）×8回路

PAL16R8の内部等価回路

D Q Q D Q Q D Q Q D Q Q

GAL (Generic Array Logic)

†

Lattice Logic社のEEPROM型PLD

N+ _N+ _N+ セレクト信号(ワード) _{セレクト信号(ビット)} コントロール・ゲート フローティング・ゲート P P 書込みコントロール信号 セレクト信号 （ワード）

CPLD（MAX 5000）の構造

Logic Array Block

Interconnect Array

Macrocell Array Expander Product Term Array Logic Array Block Logic Array Block Logic Array Block Logic Array Block Logic Array Block Logic Array Block Logic Array Block I/O Block I/O Pins

講義内容

†

PLDとは何か

†

PLA

†

FPGA

FPGA

†

FPGA: Field Programmable Gate Array

„

開発現場（Field）でプログラム可能なゲートアレイ

†

反対の概念

MPGA: Mask Programmable Gate Array

„

半導体の製造工程でマスクパターンによってプログ

XC4000の内部構造

Switch

Matrix

F₄ C₄ G₄ Q₂ Q₁ F₂ C₂ G₂ F₁ C₁ G₁ CLOCK F F3 C₃ G G₃

CLB

CLB (Configurable Logic Blocks)

Switch

Switch

Matrix

Switch

Switch

Matrix

Switch

Xilinx XC4000の基本論理ブロック

Look Up Table G₄ G₃ G₂ G₁ Look Up Table F₄ F₃ F₂ F₁ LUT Selector State D CK E Q S R D CK E Q S R C₄ C₁ C₂ C₃ ‘1’ ‘1’ Q₂ Q₁ G CLOCK State

LUTを用いた論理関数の実現

Look Up Table x₄ x₃ x₂ x₁ x₁ x₂ x₃ x₄ 0 0 0 0 1 0 0 0 0 1 1 1 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 4 3 2 1x x x x + x₁ ⊕ x₂ ⊕ x₃ ⊕ x₄

アクテルの基本論理ブロック(ACT2)

†

Cモジュール

†

Sモジュール

D₀₀ D₀₁ D₁₀ D₁₁ S₁ S₀ Z D₀₀ D₀₁ D₁₀ D₁₁ S₁ S₀ Z CLR CLK OUT

セレクタを用いた論理関数の実現

†

2

n

入力セレクタを用いて，任意の n +1 変数論

理関数が実現できる

0

s

x

xy

s

y

x

s

y

x

s

y

x

s

₀

+

₁

+

₂

+

₃ 1

s

2

s

3

s

y

2

n

入力セレクタを用いた

n 変数論理関数の実現（n = 2）

s₀ s₁ s₂ s₃ s₁ s₂ s₃ 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1

ｆ

(x,y) s₀

ｆ

(x,y) 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1

y

x

y

x

_x

y

x

y

x

xy

y

y

x

⊕

y

x

+

y

x

⊕

y

x

+

y

x

+

y

x

+

4入力セレクタを用いた

3変数論理関数の実現

†

に，

を割当る

0

s

x

xy

s

y

x

s

y

x

s

y

x

s

3 2 1 0

+

+

+

1

s

2

s

3

s

y

3

2

1

0

,

s

,

s

,

s

s

z

z,

,

'

1

'

,

'

0

'

z

y

x

z

z

z

z

yz

xz

xy

z

z

z

x

z

x

z

x

z

z

z

z

f

s

s

s

s

⊕

⊕

+

+

⊕

=

+

1

0

1

1

1

1

1

0

0

0

0

0

3 2 1 0

z

z,

,

1

,

0

FPGA/CPLDの実現方式の例

プログラム技術 基本論理ブロック 配線構造 代表的な メーカ名 SRAM ルックアップ テーブル 対称アレイ型 Xilinx Actel アンチヒューズ セレクタ 対称アレイ型 Quick Logic EPROM PLDブロック PLDアレイ型 Altera AMD アンチヒューズ セレクタ チャネル型 EEPROM PLDブロック PLDアレイ型

FPGAのプログラム技術の比較

プログラム技術 揮発性 再書込み 面積 抵抗値 （kΩ） 容量 (ｆF) SRAMセル Y 可 （チップ内） 大 0．2～2 10～20 酸化膜系 アンチヒューズ N 不可 小 ～0．5 3～5 アモルファスシリコン アンチヒューズ N 不可 最小 0．05～ 0．08 ～1 EPROM N 可 （チップ外） 小 2～4 10～20 可

講義内容

†

PLDとは何か

†

PLA

†

FPGA

ゲートアレイの種類

†

チャネル型

„

チャネル領域に配線

†

チャネルレス型

„

SoG: Sea of Gate

„

基本セルの上に配線

基本セル

配線用

チャネル

NOTゲートの実現

V

_DD

V

_DD

x

_x

x

x

x

x

基本セルを用いた実装

論理記号

CMOSトランジスタ回路

NANDゲートの実現

V

_DD

GND

x

基本セルを用いた実装

論理記号

CMOSトランジスタ回路

x

y

xy

V

_DD

GND

x

y

xy

y

xy

NORゲートの実現

V

_DD

x

基本セルを用いた実装

論理記号

x

_y

CMOSトランジスタ回路

y

x

+

V

_DD

x

y

y

y

x

+

y

x

+