株式会社シルバコ・ジャパン
アナログ
アナログ
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ミックスド・シグナル
ミックスド・シグナル
/RF
/RF
デザイン・フロー
デザイン・フロー
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Analog/Mixed-Signal/RFデザインフロー
• 製品間のインテグレーションだけでなく、フローを構成する
各々の製品の機能の充実、完成度が重要
• デザインフロー全体をサポートするPDKが必須
• ライセンス資産を有効に運用できる、柔軟なライセンス・シス
テムの導入も有効
SIMUCADが提案するデザインフロー
• デザインフローを構成する各製品の特長、トピックス
• デザインフロー全体をサポートするPDK
• 柔軟なライセンス運用を実現する、リアルタイム・リミックス・
ライセンス・システム
SIMUCADが提案するデザインフロー
SIMUCADの回路設計・シミュレーションツール
• Gatewayデザイン・キャプチャ
Gateway デザイン・キャプチャ
• SIMCAD社のフロント・エンド統合ツール
大規模設計に対応した階層ブラウザと検索/置換機能 EDIFによる他社ツールとのデザイン・エクスチェンジ LVSネットリスト出力、Guardian LVSとのクロスプローブ Analog/AMS/RFデザイン・エントリーとシミュレーションGateway
Gateway
デザイン・キャプチャ
デザイン・キャプチャ
Gateway デザイン・キャプチャ
• Analog/AMS/RF設計統合環境
Gateway デザイン・キャプチャ
• 階層ブラウザ
• 検索/置換 機能
MGD spicelib nmos リスト上で 編集が可能Gateway デザイン・キャプチャ
• EDIF 2 0 0 インポート/エクスポート
– 他社ツールからGatewayへの回路図変換機能 – 配置、接続情報、属性値の変換と読み込み 変換後（Gateway) 変換前（他社ツール）Gateway デザイン・キャプチャ
• Guardian LVSとのクロスプローブ
LVSとGateway 上で同一ノード
SmartSpice アナログ・シミュレータ
• 高精度、高速、大規模対応アナログ・シミュレータ
– 優れたマルチコア・テクノロジー – ６４Bit対応 0 20000 40000 60000 80000 100000 120000 140000 160000 1 2 4 8 16 CPU数 SIM 時間 [sec] 85%の時間短縮 SRAM回路 270万素子RedHat Linux E4(64bit) Opt.880 2.4GHz Dualx8
SmartSpice アナログ・シミュレータ
• 互換性
– ファンダリ提供のHSPICE、Spectre用ネットリストの読み込み – ファンダリ提供の主要モデル・パラメータのサポート – HSPICE、Spectre互換のデータ出力 HSPICE/Spectre ネットリスト SmartSpice 回路シミュレータ モデル パラメータ マクロ モデル 出力データ .sw/.ac/.tr/.mt PSFSmartSpice アナログ・シミュレータ
• 独自のジッター解析機能
– デバイスが発生する熱雑音、1/f雑音を考慮した過渡解析機能 – 発振器やPLLのジッター解析に有効
.TRAN tstep tsop <JITTER> .TRAN tstep tsop <JITTER>
SmartSpice アナログ・シミュレータ
SmartSpice アナログ・シミュレータ
• DFMソリューション
– モンテカルロ統計解析による動作マージンの確認（L/Wやモデルパラ メータの値を変更して複数回の解析を実行） – デバイスに印加される不正バイアスの検出機能（.BIASCHK） 不正順方向ﾊﾞｲｱｽ ↓ 過電流による 動作不良要因 B(電圧） 時間 .BIASCHKにより過電流の恐れがあ る場所を検出SmartSpiceRF回路シミュレータ
• マルチ解析手法を採用し、多種多様なRF回路に適合
– ハーモニック・バランス － 線形回路 – シューティング － 非線形回路 – エンベロープ － デジタル変調回路• 主なアプリケーション
– LNA、PA – Mixer – VCO、VCXOHarmony AMS回路シミュレータ
• シングル・カーネルAMSシミュレータ
– SmartSpiceとSILOSのシミュレーション・エンジンを一つに統合 – AMSパーサによるデジタル/アナログ・ブロックの自動分割
SmartView 波形ビューワ
• 統合波形ツール
– アナログシミュレーションとRF シミュレーションに適合 – 豊富なポスト・プロセス機能 – EYE表示 – FFT解析 – カルキュレータSIMUCADのレイアウト設計ツール
• Expertレイアウトエディタ
• Guardian DRC/LVS検証ツール
• HIPEX-RC寄生素子抽出ツール
Expertレイアウトエディタ
• ネットリスト・ドリブン ＋ ルール・ドリブン・レイアウトを実現
– リアルタイムDRCを併用可能 – ノード・プロービング、ショート・ロケータも併用可能Expert
Expert
レイアウト・エディタ
レイアウト・エディタ
ルール・ドリブン・レイアウト リアルタイムDRC ネットリスト・ドリブン・レイアウト ノード・プロービング ＋ ショート・ロケータExpertレイアウトエディタ
• ネットリスト・ドリブン・レイアウト機能
– SPICEネットリストから、対応するセルを配置 – デバイスパラメータを認識してP-Cellを配置
Expertレイアウトエディタ
• ルール・ドリブン・レイアウト機能
– レイヤの属性として、基本的なデザインルールを保存 – 図形入力中にエラーマーカーをリアルタイムに表示 – 最小幅、最小間隔へのスナップ機能を搭載
Expertレイアウトエディタ
• LVL（レイアウト対レイアウトの比較検証）機能を標準装備
セルの位置を0.15um移動 したデザインの比較 トップ階層のオブジェクト の比較結果Expertレイアウトエディタ
• 断面構造ビューワを搭載
– あらかじめ入力したプロセス 情報を元に、レイアウトの断面 を表示 – エッチングのテーパーや、 コンフォーマルな堆積なども 再現可能Guardian DRC検証ツール
• マルチコア・テクノロジ対応で、処理速度を大幅に向上
DRC Multi-core benchmark 0:00:00 0:10:00 0:20:00 0:30:00 0:40:00 0:50:00 1:00:00 1 2 4 Number of Cores P ro ces si ng T im eXeon 2.4GHz x 2 (total 2 cores)
Opteron 2.8GHz Dual core x 2 (total 4 cores) Xeon 3.0GHz Dual core x 2 (total 4 cores)
Guardian LVS検証ツール
• Gatewayとのクロスプロービングを実現
• 簡潔なエラーレポートにより、LVSエラーの修正時間を短縮
Expert Expert Guardian LVS Guardian LVS Gateway Gateway 回路図エディタ レイアウト・エディタ Layout vs. Schematic 検証Guardian LVS検証ツール
• Gatewayとのクロスプロービングを実現
• 簡潔なエラーレポートにより、LVSエラーの修正時間を短縮
従来 LVS処理 修正作業 LVS処理 修正作業 Guardian LVS Guardian LVS オートモルフィズム アルゴリズムの導入 LVSエラーの発見、修正が容易にHIPEX-RC寄生素子抽出ツール
• 高速、高精度な寄生RC抽出を実現
– ExpertやGuardian LVS と統合 – バックアノテーションに より、スムーズなポスト・ レイアウト・シミュレーション が可能にHIPEX-RC寄生素子抽出ツール
• ネットリスト・リダクション機能を一新
<ベンチマークの一例＞ – Number of parasitic:
• R (no reduction) 2286 ---> R (reduction) 1386 (61%) • C (no reduction) 2735 ---> C (reduction) 990 (36%)
– Simulation time on SmartSpice:
• no parasitic RC : 80 sec • only parasitic C : 93 sec
• RC without Reduction : 223 sec • RC with Reduction : 144 sec
