SoC FPGA 専用ペリフェラル 技術速報

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AIB-01021-1.0 技術速報

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SoC FPGA 専用ペリフェラル 技術速報

本資料では、デュアルコアARM® Cortex-A9 MPCoreプロセッサによるマイクロプ ロセッサ・ユニット(MPU)を搭載したAltera® SoC FPGA をサポートする専用ペリ フェラルについて解説します。アルテラの28nm Cyclone® VおよびArria® V SoC FPGA

は、SoC FPGAデザインの迅速な開発を支援するために豊富なシステム・ペリフェラ

ル群を搭載しています。

ペリフェラル・システムの概要

SoC FPGAハード・プロセッサ・システム(HPS)は、MPUサブシステムと以下の専

用システム・ペリフェラルで構成されます。

2個の10/100/1000イーサネットMAC(メディア・アクセス・コントロール)

2個のDMA(ダイレクト・メモリ・アクセス)付きUSB 2.0 On-The-Go(OTG)コ ントローラ

2個のCAN(コントローラ・エリア・ネットワーク)コントローラ

マルチポートSDRAMコントローラ・サブシステム

DDR2/3

LPDDR1/2

命令セット付きマイクロプログラマブルDMAコントローラ

DMAおよびECC(オプション)付きNANDフラッシュ・コントローラ

ECC(オプション)対応 4 線式 SP(シリアル・ペリフェラル・インタフェース)

NORフラッシュ・コントローラ

DMAおよびECC(オプション)付きSD/SDIO/MMCフラッシュ・コントローラ

2個の16550準拠UART

4個の32ビット汎用タイマ

2個の32ビット・ウォッチドッグ・タイマ

4個のI2Cシリアル・ポート

2個のSPIマスタと2個のSPIスレーブ

ポートあたり29本、合計86本のGPIOピンを備えた3個の汎用I/O(GPIO)ポート

システム・マネージャ

スキャン・マネージャ

64 KBオンチップRAM

以下のセクションでは、SoC FPGA専用ペリフェラルについてさらに詳しく解説しま す。

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ページ2 10/100/1000 EMAC

図1に、MPUと専用システム・ペリフェラルを含むHPSブロック図を示します。

.

10/100/1000 EMAC

HPSペリフェラル・セットは、標準イーサネット・リンクを介した10/100/1000 Mbps 接続をそれぞれサポートする2個のイーサネット・メディア・アクセス・コントロー ラ(EMAC)を搭載しています。

図1. SoC FPGA専用ペリフェラルとデバッグ・モジュール

CPU0 CPU1 SCU

L2キャッシュ ARM Cortex-A9 MPコア

MPUサブシステム

L3インタコネクト (NIC-301)

L3スレーブ・ペリフェラル・スイッチ L3メイン・スイッチ L3マスタ・

ペリフェラル

・スイッチ

SDRAM コントローラ・

サブシステム

FPGA-HPS ブリッジ

(Trace)ETR DAP

MMCSD

EMAC(2)

OTGUSB (2) NAND

UART(2) Timer

(4) I2C

(4) ウォッチドッグ(2) CAN

(2) GPIO

(3) マネージャシステム・ クロック・

マネージャ リセット・

マネージャ スキャン・

マネージャ SPI (4)

QSPI DMA

オンチップ RAM ブート

ROM STM

AXI-32

AHB-32

AHB-32

AXI-32

AHB-32

AXI-32

AXI-32

AXI-32 AHB-32

AXI-64 AXI-32 AXI-64 AXI-32 AXI-32

AXI-64 AXI-64

AHB-32

ACP ID

マッパ ACP

FPGA

マネージャ HPS-FPGA

ブリッジ

LW HPS- FPGA ブリッジ

AXI-32 AXI-64

AXI-64

AXI-32 LW HPS-FPGA

FPGA FPGA-HPS HPS-FPGA

コントロール

・ブロック AXI

マスタ AXI

スレーブ AXI スレーブ AXI-32/64/128 AXI-32/64/128 AXI-32

マルチポート AXI/Avalon-MM

マスタ

FPGA-SDRAM

L4, APB-32

L4, APB-32

AHB-32

AXI-64

AXI-32

(4)

EMACの特長 ページ3

EMAC の特長

10/100/1000 Mbps MAC

IEEE 802.3xフロー制御(全二重モード)

バックプレッシャをサポート(半二重モード)

IEEE 1588-2002および2008のPrecision Time Protocol

(PTP)をサポート

IEEE 802.3-azバージョンD2.0のEnergy Efficient Ethernet(EEE)をサポート

プリアンブルおよびSFD(Start-of-Frame Data)の 送信パスへの挿入および受信パスからの削除

フレーム単位で制御可能な自動CRC(Cyclic Redundancy Code)およびパッド生成

受診フレームからの自動パッド/CRC除去オプ ション

標準およびジャンボ・フレーム(最大9.6 KB)を サポートしたプログラム可能なフレーム長 物理インタフェース

業界標準ネットワーク・インタフェースには外部 イーサネット物理層(PHY)インタフェース・デ バイスが必要

ローピンカウントPHYインタフェース専用ハード ウェア・サポート

RMII(Reduced Media Independent Interface)

(10/100 Mbps)

RGMII(Reduced Gigabit Independent Interface)

(10/100/1000 Mbps)

FPGAベースの代替PHYインタフェース・サポート

GMII(Gigabit Media Independent Interface)

SGMII(Serial Gigabit Media Independent Interface)

MDIO(Management Data Input/Output)またはI2C PHY管理インタフェース

統合DMAサポート

ホスト・プロセッサの負荷を軽減する専用DMAエ ンジン内蔵

バス使用率を最適化するプログラム可能なバース ト・サイズ

シングル・チャネル・モード送受信エンジン

データ・バッファ・サポートのためのバイト・ア ライン・アドレッシング・モード

デュアル・バッファ(リング)またはリンク・リ スト(チェイン)ディスクリプタ・チェイン

ディスクリプタは最大8 KBのデータをそれぞれ転 送可能

管理インタフェース

独立MDIOポート(EMACあたり1個)

正常動作および転送エラーに関する包括的なス テータス・レポート

さまざまな動作条件に合わせてコンフィギュレー ション可能な割り込みオプション

フレーム単位での送受信完了割り込み制御

送信パケットと受信パケットのステータスを別個 に応答

ハードウェア・アクセラレーション

IP上でのTCP、UDP(User Datagram Protocol)、ま たはICMP(Internet Control Message Protocol)に対 する送受信チェックサム生成の負荷を軽減 その他の特長

柔軟なアドレス・フィルタリング・モードをサ ポート

バイトごとのマスクによる最適な追加48ビット・

デスティネーション・アドレス・フィルタ(最大 31個)

バイトごとのマスクによる48ビット・ソース・ア ドレス比較チェック(最大31個)

マルチキャストおよびユニキャスト・デスティ ネーション・アドレスに対する256ビット・ハッ シュ・フィルタ(オプション)

すべてのマルチキャスト・アドレス・フレームの 受け渡し(オプション)

ネットワーク監視のために、フィルタリングなし での全フレームの受け渡しに対してプロミスキャ ス・モードをサポート

ステータス・レポートによるすべての着信パケッ ト(フィルタ済み)の受け渡し

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ページ4 EMACの特長

外部 PHY サポート

イーサネット PHY には、イーサネット準拠データの送受信に必要な専用物理層機能 がすべて統合されます。イーサネットPHYは、専用アナログ回路と静電気放電(ESD) 保護が必要なため、FPGA SoCの外部デバイスとして実装されます。

各HPS EMACは、以下のPHYインタフェースをサポートする直接インタフェースを

備えています。これらのインタフェースは「ローピンカウント」です。

RMII(10/100 Mbps)

RGMII(10/100/1000 Mbps)

以下の追加 PHY インタフェースは、FPGA ファブリックのリソースを使用して接続 する必要があります。

GMII

SGMII

GMIIインタフェースは、FPGAファブリックに配線可能です。そのため、FPGAファ ブリック・ロジックからGMII またはSGMII PHYへのインタフェースを実装できま す。あるいは、FPGA I/Oピンを介してGMIIインタフェースを外部PHYに接続する ことも可能です。

SGMIIインタフェースは、サポートするPHYに対する1.25 Gbps双方向シリアル・リ ンクです。このインタフェースのフィジカル・コーディング・サブレイヤ(PCS)部 分については、IEEE 802.3z の仕様書に詳細に記述されています。インタフェースは ソース・シンクロナスであり、625 MHz DDRでクロックされ、4つの差動ペア(各方 向のクロックおよびデータ)を介して動作します。インタフェース信号は、FPGAファ ブリックを介してハード・トランシーバ・ブロックに配線します。PCSおよびクロッ ク・データ・リカバリ(CDR)ロジックはFPGAロジックによって実装し、デバイス I/Oはトランシーバによって提供します。

EMAC は、PHY のコンフィギュレーションおよびステータス・モニタのためのコン トロール・インタフェースも備えています。以下の 2 種類のコントロール・インタ フェースがあります。

ステーション管理インタフェース・マルチファンクション・インタフェース・モ ジュール(MIM)

I2Cインタフェース

MIMインタフェースは EMACペリフェラルの一部です。一方、I2Cインタフェース は、別のHPS I2Cモジュールのいずれかを使用します。インタフェースは、EMACの 外部に対して多重化されます。

IEEE 1588 Precision Time Protocol(PTP)サポート

IEEE 1588-2002規格では、ネットワークを介して分散デバイスの正確なクロック同期

を実現するPrecision Time Protocol(PTP)が定義されています。PTPは、マルチキャ スト・メッセージングをサポートしたローカル・エリア・ネットワークによって通信 するシステムに適用されます。このプロトコルを使用すれば、クロックの精度、分解 能、および安定性が異なる異種システム間の同期が可能です。PTPは、ロボットなど の通信マシン群を共通の時間基準に同期させる必要があるオートメーション・システ ムで使用されます。ネットワーク内の各ノードのクロックは、時間と共にずれる傾向 があります。センサ、アクチュエータ、その他のデバイス間の同期が失われると、分 散システム全体の機能に障害が発生する可能性があります。

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EMACの特長 ページ5

ほぼすべてのリアルタイム・オートメーション・プロトコルは、IEEE 1588プロトコ ルに基づいています。メッセージ指向プロトコルであり、イーサネットやその他のタ イプのネットワーク・リンク(CAN バスなど)を介して動作します。PTP プロトコ ルは、システムの各種ノード間でUDP/IPメッセージを交換します。システムは、こ れらのネットワーク・メッセージとネットワーク・レイテンシを使用して、マスタ・

クロックとスレーブ・クロックの差を解決します。

一般に、PTPでは1マイクロ秒未満の同期精度を容易に実現できます。PTPのHPS実 装では、基準クロックが50 MHzの場合、20 nsステップでシステム時間が更新され、

20 nsの精度が得られます。

HPS EMACは、最新バージョンであるIEEE 1588-2008規格で定義された追加機能と して、PTP(Peer-to-Peer)トランスペアレント・クロック(TC)メッセージをサポー トします。

IEEE 802.3az Energy Efficient Ethernet(EEE)

各EMACは、IEEE 802.3-az規格バージョンD2.0で定義されたEnergy Efficient Ethernet

(EEE)をサポートします。EEE機能は、GMIIまたはRGMII PHYインタフェースを 使用してEMACを全二重モードで動作させた場合に使用可能です。半二重モード、あ るいはRMIIまたはSGMII PHYインタフェース使用時はサポートされません。

EEE を使用すると、EMACをLPI(Low-Power Idle)モードで動作させることができ ます。LPIモードでは、リンク使用率が低いときに、イーサネット・リンクのいずれ かのエンド・ポイントの機能を無効にすることで消費電力を節約できます。MACは、

LPI モードの有効化/無効化を制御し、この情報を PHY に通知します。ネゴシエー ション方法は EEE 規格で規定されています。リンク・パートナーはその方法に従っ て、特定のリンクについて EEE がサポートされるかどうかを確認し、サポートされ る場合はデバイスおよびリンクの両端に共通する一連のパラメータを選択します。

リモート FPGA アップデート

イーサネットその他のソースを介したリモートFPGAアップデートが可能です。プロ セッサは、プログラム制御下で FPGA のコンフィギュレーションおよびリコンフィ ギュレーションが可能なため、任意の HPS ペリフェラル・インタフェース(イーサ ネット、USB、SPI、SD/MMCなど)からFPGAコンフィギュレーション・ファイル を読み込むことができます。さらに、不揮発性アップデートをインストールために、

新規FPGAイメージをコンフィギュレーション・フラッシュ・メモリに書き込むこと も可能です。

イーサネットを介したソフトウェア・ダウンロードおよびデバッグ

ソフトウェア開発者は、いずれかのイーサネット・ポートを使用してアプリケーショ ン・ソフトウェアをデバッグしたり、新規コードをダウンロードしたりすることがで きます。これは、LinuxやVxWorks®などのオペレーティング・システム(OS)上で 動作するアプリケーションと共通のソフトウェア開発フローです。ただし、OS が不 要なアプリケーション、つまりベア・メタル・アプリケーションの場合、デバッグ・

スタブ、イーサネット・スタック、OSの一部として通常含まれる機能などの追加コー ドが必要です。

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ページ6 USBコントローラ

USB コントローラ

HPSペリフェラル・セットは、2個の独立したUSB On-The-Go(OTG)コントローラ を搭載しています。各コントローラはデュアルロール・デバイス(DRD)であり、

Low-Speed(1.5 Mbps)から High-Speed(480 Mbps)までの一連のデータ・レートを 含め、USBホストとUSBデバイスの両方の機能をサポートしています(表1参照)。

コントローラは、USB 2.0規格のOTG追加仕様に完全に準拠しており、デバイス機能 とホスト機能を両方サポートするようにプログラムすることで USB プロトコル経由 でのデータ移動を実現できます。

USB OTG 2.0 コントローラの特長

各USB OTGコントローラは、マウス、キーボード、デジタル・カメラ、ネットワー

ク・アダプタ、ハード・ディスク、汎用ハブをはじめとするあらゆるタイプの USB デバイスの接続をサポートします。USB OTG コントローラは、デュアルロール・デ バイス(DRD)であるため、複数の機能を実行します。まず、USB OTG モジュール はUSBスレーブ・デバイスとして機能できます。USBスレーブ・デバイスの例とし ては、デジタル・オーディオ・プレーヤや携帯電話などが挙げられます。また、デス クトップPCやノートブックPCのUSBポートと同様に、USBホストとして機能する ことも可能です。

OTG追加仕様リビジョン1.3およびリビジョン2.0を 含め、USB 2.0規格に準拠

すべてのUSB 2.0転送速度をサポート

High-Speed(HS、480 Mbps)

Full-Speed(FS、12 Mbps)

Low-Speed(LS、1.5 Mbps)、ホスト・モードで のみサポート

すべてのUSB転送タイプをサポート

コントロール

バルク

アイソクロナス

インタラプト

自動ping機能

OTG1.3とOTG2.0の間でソフトウェア・コンフィ ギュレーション可能な動作モードをサポート

SRP(Session Request Protocol)およびHNP(Host Negotiation Protocol)をサポート

サスペンド、レジューム、およびリモート・ウェ イクアップをサポート

16チャネルすべてに対する独立DMAサポート

最大16個のホスト・チャネルをサポート

ソフトウェア制御下での各ホスト・チャネルの 再プログラミングによって最大4,064個のエン ドポイントをサポート

32個のエンドポイント(IN + OUT)をそれぞれ 備えた最大127個のデバイスをチャネルごとに サポート可能

最大16個の双方向エンドポイントをサポート(コ ントロール・エンドポイント0を含む)

7個の周期デバイスINエンドポイントをサポート

汎用ルート・ハブをサポート

ハードウェア内でトランザクション・スケジュー リングを実行

外部USB PHYサポート機能

各OTGインスタンスに1つのUSBポートを接続

12ビットSDR、8ビットDDR、およびCarkitをサ ポートしたオフチップUSBトランシーバへの ULPIインタフェース接続をサポート

デバッグを容易にするためにベンダ固有または オプションのPHYレジスタ・アクセスをサ ポートしたソフトウェア制御アクセス

OTG2.0のADP(Attach Detection Protocol)をサ ポート(外部ADPコントローラが必要)

表1. サポートされるUSB動作モードとデータ・レート

動作モード/データ・レート USBホスト USBデバイス(スレーブ)

High-Speed(HS、480 Mbps) v v

Full-Speed(FS、12 Mbps) v v

Low-Speed(LS、1.5 Mbps) v —

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CANバス・コントローラ ページ7

各USB OTGコントローラは、外部PHYデバイスを介して接続された1つのUSBポー トをサポートします。USB PHYは、電圧およびESD保護が必要なため外部デバイス として実装し、12ビットSDR、8ビットDDR、または3線式Carkit動作を使用して、

USB 2.0 Transceiver Macrocell Interface(UTMI)Low Pin Interface(ULPI)準拠USBト ランシーバを介してSoC FPGAに接続します。

以下のUSB PHYは、USB OTGコントローラと互換性があります。

Texas Instruments TUSB1210

NXP ISP1504

Cypress CY7C68003

SMSC USB3300

Carkit サポート

Carkit(CEA-936-A)オプションを使用すると、リンクとリモート・デバイス(携帯 電話や他のRS-232デバイスなど)がPHYを介して、mini USBコネクタを使用した UARTスタイルのシグナリングによって通信することが可能です(図2参照)。

.

CAN バス・コントローラ

HPSペリフェラル・セットは、CANプロトコルを使用して他のCANコントローラと シリアル通信するために、2 個の CAN インタフェース・コントローラを搭載してい ます。CAN の 2 線式シリアル・インタフェースは、マルチマスタ通信プロトコルを 採用しており、分散リアルタイム・アプリケーションを効率的にサポートします。HPS CANコントローラは、Bosch®から直接供給されたIPから構築されています。これら のモジュールは、CANプロトコル仕様2.0パートAおよびBに完全に準拠し、最大 1 Mbpsのビット・レートをサポートします。CAN接続を確立するには外部CANトラ ンシーバが必要です。

HPS CAN コントローラは、ISO 11898-1 CAN プロトコル機能をすべて処理します。

メッセージ・ハンドラは、メッセージRAM とCANモジュールの送受信シフト・レ ジスタ間のデータ転送を制御するほか、受信フィルタと割り込みの処理も行います。

図2. ULPI CarkitおよびUSB/Carkit PHY

USB OTG 2.0

コントローラ ULPI Carkit PHY

電話 プロセッサ

UART

電話/

Carkit ULPI

USB ケーブル

TXD

RXD

ULPI [0] - TXD ULPI [1] - RXD ULPI [3] - INT

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ページ8 CANバス・コントローラ

CAN コントローラの特長

HPS CANコントローラは以下の機能をサポートしています。

CANプロトコル・バージョン2.0パートAおよびB

最大1 Mbpsのビット・レート

128個のメッセージ・オブジェクトをサポート

メッセージ・オブジェクトごとのIDマスク

プログラム可能なメッセージ・オブジェクトFIFOモード

セルフ・テストのためのプログラム可能なループバック・モード

CANモジュールあたり2本の割り込みライン

ステータス割り込み

メッセージ・オブジェクト割り込み

オプションの自動再送(ISO11898-1、6.3.3)

相互運用性

表2に、HPS CANコントローラと互換性のある主なCANトランシーバを示します。

各トランシーバとHPS CANペリフェラル間の必要な接続は、3.3V CMOS信号レベル によるシリアル送信とシリアル受信の2つのみです。

表2. HPS CANコントローラと互換性のあるCANトランシーバ

ベンダ 部品番号

Infineon TLE6250GV33

Maxim MAX13041

NXP TJA1041A

TJA1043

ON Semi NCV7341

Texas Instruments

SN65HVD230 SN65HVD231 SN65HVD232 SN65HVD233 SN65HVD234 SN65HVD235

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DMAコントローラ ページ9

DMA コントローラ

HPS DMAコントローラは、独自の命令セットによるマイクロプログラマブルで、豊

富な機能と柔軟なDMA転送タイプを提供します。このDMAは、以下のモジュール へのアクセスに使用されます。

メモリからメモリ

4線式SPI

SPI

I2C

UART

CAN

システム・トレース・マクロセル(STM)

FPGAファブリック

DMAコントローラは、EMAC、USBコントローラ、フラッシュ・メモリ・コントロー ラ(SD/SDIO/MMCおよびNAND)などの他のHPSペリフェラルに内蔵されたDMA コントローラから独立しています。一方、UART や 4 線式 SPI などのモジュールは DMAコントローラが内蔵をしていないため、このDMAを利用します。DMAのプロ グラム・コードはシステム・メモリに格納されますが、性能の最大化とバス・トラ フィックの最小化のために効率的な命令キャッシュ・システムを備えています。

DMA コントローラは、最大 8 個の論理チャネルをサポートし、最大 32 個のハンド シェイク・ペリフェラル要求が可能です。ペリフェラル要求インタフェースは、低速 のペリフェラルによる広帯域幅転送の速度低下を防止するために、ハードウェア・フ ロー制御を備えています。

DMA コントローラの特長

HPS DMAコントローラは以下の機能をサポートしています。

マイクロプログラマブル転送オプション

小型命令セットによってDMA動作を柔軟に指定可能

リンク・リストDMAコントローラの固定機能よりも高い柔軟性

複数の転送タイプ

メモリからメモリ

メモリからペリフェラル

ペリフェラルからメモリ

スキャッタ・ギャザー

8個のDMAチャネル

それぞれ最大 8 個の未処理バス・リードおよび未処理バス・ライト・トランザク ション

それぞれ最大16個の未処理リードおよび未処理ライト命令のスケジューリング機 能

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ページ10 GPIOポート

11本の割り込みライン

8本の外部イベント用ライン(DMAチャネルあたり1本)

1本のDMAスレッド・アボート用ライン

シングル・ビット訂正およびダブル・ビット訂正の2本のMFIFO ECCライン

最大32個のペリフェラル要求インタフェース

セキュアおよび非セキュア転送

GPIO ポート

HPSペリフェラル・セットはGPIOポートを搭載しています。各ポートは、ポートあ たり29本のGPIOピン、合計86本のGPIOピンで構成されます。86本のピンのうち 15本は入力専用です。GPIOピンはシンクロナス・デバウンス回路を備えており、シ ステムをウェイクアップするための割り込みを生成できます。

シリアル通信インタフェース

専用 HPS ペリフェラル・セットは、以下の一般的なシリアル通信インタフェースを サポートしています。

2線式インタフェース(TWI)を含むI2C

SPI

RS-232 UART

I

2

C バス・コントローラ

HPSは、4個のI2Cコントローラを備えており、I2C互換の外部デバイスとのシリアル 通信を実現します。I2C コントローラは、マスタまたはスレーブ・モードで動作し、

100 Kbpsと400 Kbpsの両方の転送レートをサポートします。オプションとして、I2C コントローラのうち2つは、EMACへのイーサネットPHY接続のコンフィギュレー ションに使用することも可能です。

さらに、SFP(Small Form-Factor Pluggable)イーサネット・トランシーバをサポート するために、ATMEL AT24C01A/02/04ファミリで定義された2線式インタフェースを エミュレートした 2 個の追加 I2C コントローラも備えています。この 2 線式インタ フェースの最大転送レートは100 Kbpsです。

I2Cバス・コントローラは、以下の機能をサポートしています。

2種類の通信速度

標準モード(100 Kbps)

高速モード(400 Kbps)

マスタまたはスレーブI2C動作

I2C完全準拠ではない2線式インタフェース(TWI)をオプションでサポート

7ビットまたは10ビット・アドレッシング

7ビット、10ビット共にリード/ライト複合トランザクションをサポート

バルク転送モード

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シリアル通信インタフェース ページ11

すべてのバススピードでビットおよびバイト・ウェイトをハンドリング

フィル・レベルをプログラム可能な割り込みおよびDMA制御用データFIFO

DMAハンドシェイク・インタフェース

SPI バス・コントローラ

HPSペリフェラル・セットは、それぞれマスタまたはスレーブ・モードで動作可能な 2個の汎用SPIコントローラを搭載しています。これらのSPIコントローラは、13ペー

ジの「4線式SPI NORフラッシュ・コントローラ」とは別のものです。SPIコントロー

ラは、Motorola SPI 4線式全二重シリアル・プロトコルに準拠しています。

HPS SPIインタフェースは、マスタ・モード動作時は最大 60 Mbps、スレーブ・モー ド動作時は最大50 Mbpsのデータ・レートをサポートします。

フレーム・データは、最大256個の4~16ビット連続フレームをそれぞれサポート するFIFOに格納されます。SPIコントローラには以下の特長があります。

高速SPIマスタ動作

プログラム可能なシリアル受信データ・サンプル時間

プログラム可能な配線遅延コントロールによってシリアル・データ・ビット・

レートの向上を実現

シリアル・クロック・ビット・レートのダイナミック・コントロール

選択可能なデータ・アイテム・サイズ

アイテムあたり4~16ビット

プログラム制御下での各データ転送のサイズ

最大4個のスレーブ・セレクト出力をサポート(シリアル・マスタ動作時)

送受信FIFOのプログラム可能な割り込みまたはDMAスレッショルド・レベル

SPIボー・レート・ジェネレータ

各SPIマスタは4個のスレーブ・セレクトによって4個のスレーブとの接続が可能

UART コントローラ

HPSペリフェラルは、非同期シリアル通信が可能な2個のUARTコントローラを搭載 しています。このUARTコントローラは、業界標準の16550 UARTに基づいてモデル 化されていますが、コントロール・レジスタは 32 ビット境界に配置されています。

16750互換の自動フロー制御(RTSとCTSをクロス接続)をサポートするほか、以下 の特長があります。

プログラム可能なキャラクタ転送プロパティ

キャラクタあたりのデータ・ビット数(キャラクタあたり5~8ビット)

奇数または偶数パリティを選択可能なオプション・パリティ・ビット

ストップ・ビット数(1、1.5、または2)

ライン・ブレーク生成および検出

2種類のプログラマブル・モード(FIFO、非FIFO)によるDMA要求シグナリング

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ページ12 フラッシュ・メモリ・インタフェース

プログラム可能なボー・レート・ジェネレータ(100 MHzの基準クロックで95ボー

~6.25 Mボーのボー・レートを生成)

不正スタート・ビット検出

16750規格に準拠した自動フロー制御モード(RTSおよびCTS信号をFPGAファブ リックに接続)

モデム制御および自動フロー制御機能の詳細なテストに役立つ内部ループバッ ク・モード

UARTは、IrDAモードには対応していません。

フラッシュ・メモリ・インタフェース

HPSペリフェラル・セットは、以下のフラッシュ・メモリ・タイプの専用コントロー ラを搭載しています。

4線式SPI NORフラッシュ・メモリ

8ビットNANDフラッシュ・メモリ

SD/SDIO/MMCフラッシュ・メモリ・カード

フラッシュ・メモリ・インタフェースは、プロセッサのセカンダリ・ブート・イメー ジ(通常は圧縮状態)およびFPGAのコンフィギュレーション・イメージのロードに 特に最適化されています。また、使用するI/Oピン数を最小限に抑えています。4線 式 SPIおよびNAND フラッシュ・インタフェースは、通常はボードに直接実装され るコンポーネントをサポートします。SD/SDIO/MMCインタフェースは、リムーバブ ル・フラッシュ・メディアをサポートします。

フラッシュ・インタフェースは、主にブートとコンフィギュレーションを目的として いますが、ブートおよびコンフィギュレーション後はFPGA SoCアプリケーションに 利用することもできます。例えば、一方のフラッシュ・インタフェースはFPGA SoC のブートおよびコンフィギュレーション用、もう一方のフラッシュ・インタフェース はバルク・データ/ファイル・ストレージ用といった使い方が可能です。

パラレルNORフラッシュは多数のインタフェース・ピンが必要なため、HPSペリフェ ラル・セット内での専用サポートはありません。ただし、ソフト・ロジックを使用し てFPGAファブリックにパラレルNORフラッシュ・インタフェースを追加すること は可能です。

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4線式SPI NORフラッシュ・コントローラ ページ13

4 線式 SPI NOR フラッシュ・コントローラ

HPS ペリフェラル・セットは、1本(x1)、2本(x2)、または4 本(x4)のデータ・

ラインを介して、SPIフラッシュPROMに格納されたデータを高速に読み出すための

4線式SPI NORフラッシュ・コントローラを搭載しています。データ・ラインが多い

ほど、読み出し/書き込み時の実効帯域幅が広くなります。4 線式 SPI NOR フラッ シュ・コントローラは、11ページの「SPIバス・コントローラ」とは別のものです。

4 線式 SPI NOR フラッシュ・コントローラの特長

4線式SPIフラッシュ・メモリは、多くの場合、同サイズのパラレルNORフラッシュ と同等以上の帯域幅を提供することに加え、必要なI/Oピンがはるかに少なくてすみ ます(パラレル NORフラッシュが 40 ピン以上であるのに対し、4 線式SPI フラッ シュは6ピン)。

4線式SPIコントローラは、以下のSPIフラッシュPROMデバイスをサポートしてい ます。

Micron N25Qシリーズ

Numonyx N25Qシリーズ

Spansion S19シリーズ

Atmel AT25シリーズ

x1(1線式)、x2(2線式)、およびx4(4線式)SPI フラッシュ命令をサポート

プログラム可能なデバイス・サイズ

プログラム可能なクロック周波数(最大108 MHz)

プログラム可能なクロック極性

最大4個の外部デバイス・セレクト

XIP(eXecute In Place)をサポート

フラッシュ・データ転送を実行するためのメモリ マップド「直接」動作モード

プログラム可能な割り込み生成

プロセッサを多用しない低レイテンシ・フラッ シュ・データ転送を実行するためのソフトウェ ア・トリガ「間接」動作モード

間接モード・ステータスを外部DMAと通信するた めのDMAペリフェラル・インタフェース

プログラム可能な書き込み保護領域

プログラム可能なトランザクション間遅延

ソフトウェアがロー・レベル送受信FIFOに直接ア クセス可能なレガシー・モード

(15)

ページ14 NANDパラレル・フラッシュ・コントローラ

NAND パラレル・フラッシュ・コントローラ

HPSペリフェラル・セットは、NANDパラレル・フラッシュ・コントローラを搭載し ています。NANDフラッシュには、大容量ストレージ、低いビット単価、高速な連続 書き込み性能といった利点があり、ファイル・アプリケーションに最適です。また、

主にアドレス/データ・インタフェースの多重化により、同等のパラレルNORフラッ シュ・インタフェースに比べてピン数が少なくてすみます。

NAND パラレル・フラッシュ・コントローラの特長

NANDフラッシュ・コントローラは、以下のメーカのx8 NANDフラッシュ・メモリ をサポートしています。

Hynix

Samsung

東芝

Micron Technology, Inc.

STMicroelectronics

幅広いメモリ・メーカのx8 NANDフラッシュ・デ バイスをサポート

SLC(Single-Layer Cell)

MLC(Multiple-Layer Cell)

プログラム可能なページ・サイズ

ページあたり512バイト

ページあたり2 KB

ページあたり4 KB

ページあたり8 KB

プログラム可能なブロック・サイズ

ブロックあたり32ページ

ブロックあたり64ページ

ブロックあたり128ページ

マスク可能なアクティブHigh割り込み

プログラム可能なアクセス・タイミング

最大4バンクをサポート

セクタ・サイズがプログラム可能なECC(オプ ション)

ページあたり複数のエラーを検出・訂正する BCH(Bose Chaudhuri Hocquenghem)アルゴリ ズム

4/8/16ビット訂正による512バイト・セクタ

24ビット訂正による1024バイト・セクタ

ONFI(Open NAND Flash Interface)1.0、Samsung K9シリーズ、および東芝TC58シリーズNAND フラッシュ・デバイスをサポート

読み出し/書き込みスループットを高めるパイプ ライン先読みおよび書き込みコマンド

128ワードの深さのリード/ライトFIFO

ホスト・プロセッサの負荷を軽減する専用DMAエ ンジン内蔵

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SD/SDIO/MMCフラッシュ・コントローラ ページ15

SD/SDIO/MMC フラッシュ・コントローラ

HPSペリフェラル・セットは、SD/SDIO/MMCフラッシュ・コントローラを搭載して

います。HPS SD/SDIO/MMC フラッシュ・コントローラは、リムーバブル・フラッ

シュ・カードをサポートします。それに対し、他のフラッシュ・インタフェース(SPI フラッシュ、NANDフラッシュ)は、フラッシュ・コンポーネントが回路ボードには んだ付けされるか、PoP(Package-on-Package)コンポーネントとして実装される組込 みアプリケーションが主な用途です。

SD/SDIO/MMC フラッシュ・コントローラの特長

MMC(MultiMediaCard)はフラッシュ・メモリ・カード規格です。MMCは、もとも と1ビット・シリアル・インタフェースを採用していましたが、最新バージョンでは 一度に4ビットまたは8ビットのデータ転送が可能です。MMCカードは、SD(Secure

Digital)カードにほぼ取って代わられましたが、SD カードを主にサポートする多く

のアプリケーションで現在も採用されています。SD カードと I/O デバイスを組み合 わせた SDIO(Secure Digital Input Output)カードも同様のテクノロジです。HPS と SD/SDIO/MMCメモリのインタフェースに必要なI/Oピンの数はわずか7~9本です。

SD/SDIO/MMCフラッシュ・コントローラにより、FPGA SoCはリムーバブル・フラッ シュ・メモリ・カードから直接ブートおよびコンフィギュレーションできます。これ は、システム開発フェーズにおいて非常に便利です。また、ネットワーク非対応アプ リケーションのシステム・ソフトウェアやFPGAコンフィギュレーション・ファイル をアップグレードする手段としても役立ちます。さらに、フラッシュ・メモリ・カー ドは、大きなアプリケーションまたはユーザー・データの保存に十分な大容量スト レージを安価に提供します。

各種フラッシュ・カード規格に対応したシング ル・カード・フラッシュ・メモリ・インタフェー ス

SD(Secure Digital)バージョン3.0

SDIO(Secure Digital I/O)バージョン3.0(SDIOお よびeSDIOを含む)

CE-ATA(Consumer Electronics Advanced Transport Architecture)バージョン1.1

MMC(MultimediaCard)バージョン4.41(x1およ びx4カードのみ。x8カードは非サポート)

ホスト・プロセッサの負荷を軽減する専用DMAエ ンジン内蔵

送受信データを格納するための内部4 KBデータ FIFO

相互運用性サポート

SD

SanDisk 64MB SD、256MB SD、256MB MiniSD

パナソニック128MB SD

PNY 256MB SD

Memorex 32MB SD

SimpleTech 64MB SD

相互運用性サポート(続き)

MMC

SanDisk 64MB MMC

SimpleTech 128MB MMC

Lexar 32MB MMC

SDIO

(基本CMD5、CMD52、およびCMD53 I/Oコマン ドのみ検証済み)

PALM Bluetooth

東芝Bluetooth

HSMMC

(1ビット、4ビット、および8ビット・モード検 証済み。CMD6、CMD8、CMD14、CMD19、 CMD17、CMD18、CMD24、およびCMD25コマ ンド検証済み)

Pretec

Skymedi

CEATA

日立マイクロドライブ3K8

(17)

オンチップRAM ページ16

オンチップ RAM

HPSペリフェラル・セットは、64 KBオンチップRAMを搭載しています。64 KBオ ンチップRAMは、最初のブート・プロセスに使用されますが、ブート・プロセス完 了後はアプリケーション・プログラムが使用できます。オンチップRAMには、以下 のようなさまざまな用途があります。

「ウォーム・ブート」コードを格納してウォーム・リセット時のプロセッサ・ブー トを高速化する

DMAコントローラ・プログラムを格納する

イーサネット、USB、またはFPGAロジックをバッファする

HPS 専用 I/O ピン

HPSは、プロセッサとペリフェラルを含め、複数のI/Oバンクに配置された多数の専 用I/Oピンを介して外部デバイスと接続します(図3参照)。

実際のバンク数および専用ピン数は、SoC FPGAデバイスおよびパッケージによって 異なります。

サポートされる I/O 規格

専用HPS I/Oバンクは、以下の各種I/O規格をサポートしています。

3.3V LVTTL/LVCMOS

3.0V LVCMOS

2.5V LVCMOS

1.8V LVCMOS

1.5V LVCMOS

1.5V HSTL、Class IおよびII 図3. HPS専用I/O

イーサネット I/O バンク

ハード・プロセッサ・システム

(プロセッサ&ペリフェラル)

FPGA ファブリック

HPS-FPGA

HPS-FPGA

フラッシュ I/O バンク

混合 I/O バンク1

混合 I/O バンク2

汎用 I/O バンク

FPGAI/O

FPGAI/O SDRAMDDR

I/O バンク

HPS 専用 I/O

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HPS専用I/Oピン ページ17

専用 SDRAM コントローラ・サブシステム・ピンは、19 ページの「SDRAM コント

ローラ・サブシステム」に記載の各種規格をサポートしています。

ピン・マルチプレクシング

多くのプロセッサ・ベース高集積SoCデバイスと同様に、パッケージにかかわらず、

すべてのペリフェラルからの信号をすべて外部デバイスに同時に接続できるわけで はありません。そのため、専用ペリフェラルのインタフェース・ピンは、表3のよう なピン・マルチプレクシングによって接続されます。

1本のHPSピンは4種類のペリフェラルに接続されています。通常は、各ピンを1つ のソースにのみ接続します。アプリケーションは、HPS I/O バンクに対応するピン・

セットごとに、表3の行に示す最大5種類のオプションから1つを選択します。特定 のオプションを選択すると、その行の他のオプションは使用できなくなります。例え ば、EMAC I/O ピンの一部を RGMII 0 に接続した場合、それらのピンを USB 1 や GPIO[13:0]に使用することはできません(表3の1番上の行を参照)。

ペリフェラルのコンフィギュレーションが有効かどうかは、Quartus II開発ソフトウェ アに付属の Qsys システム統合ツールを使用して確認できます。実際のピン・マッピ ングは、システム・マネージャのレジスタによって制御されます。

DDR SDRAMインタフェースおよび専用ピンは多重化されません。

表3. HPS I/Oピン・マルチプレクシング(暫定)

HPS I/O バンク

専用ペリフェラルから

オプション1 オプション2 オプション3 オプション4 イーサネット

MAC I/O

RGMII 0 USB 1 — GPIO[13:0]

RGMII 1

— — GPIO[19:14]

混合I/O 2 SPIマスタ0 SPIスレーブ0 GPIO[54:51]

SPIマスタ1 SPIスレーブ1 GPIO[58:55]

混合I/O 1 NANDフラッシュ RGMII 1 USB 1 GPIO[28:14]

フラッシュ

4線式SPIフラッ

シュ — — GPIO[35:29]

USB 0 SD/SDIO/MMC — GPIO[47:36]

SD/SDIO/MMC 4線式SPIフラッ

シュ(追加選択) — GPIO[58:48]

汎用

トレース SPIスレーブ0 SD/SDIO/MMC GPIO[55:51]

SPIマスタ1 SPIスレーブ1 GPIO[59:56]

SPI Master 0 I2C 1 UART 1 GPIO[61:60]

CAN 1 UART 0 GPIO[63:62]

UART 0 I2C 1 CAN 0 GPIO[65:64]

I2C 0 UART 1 CAN 1 GPIO[67:66]

CAN 0 UART 0 I2C 0 GPIO[69:68]

UART 1 I2C 1

SPIスレーブ0 SPIスレーブ1

— — GPIO[70:59]

専用 専用 — — —

DDR SRAM SDRAM — — —

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ページ18 システム・マネージャ

システム・マネージャ

HPSペリフェラル・セットはシステム・マネージャを搭載しています。システム・マ ネージャは、以下のシステム機能の制御およびHPS専用I/Oピンの接続操作のための ロジックを備えています。

HPS I/O ピン・マルチプレクシング

他のモジュールへのメモリマップド・コントロール信号

RAMのECCの制御およびエラーの挿入

スキャン・マネージャ

HPSペリフェラル・セットはスキャン・マネージャを搭載しています。スキャン・マ ネージャは、HPS I/Oをコンフィギュレーションするほか、HPS JTAG接続をFPGAコ ントロール・ブロックまで拡張するために使用することもできます。さらに、リコン フィギュレーションの前に HPS I/O を確実にフリーズするためにフリーズ・コント ローラにも接続されています。

HPS ペリフェラル・タイマ

HPS ペリフェラルは、MPU サブシステム内に統合されたものとは別に、追加の汎用 タイマおよびウォッチドッグ・タイマを備えています。

汎用タイマ

HPSペリフェラル・セットは、以下の32ビット汎用タイマを搭載しています。これ らのタイマは、MPUサブシステムに統合された専用タイマとは別のものです。

osc1_timer0

osc1_timer0

sp_timer0

sp_timer1

HPSペリフェラル・セットは、以下の32ビット汎用タイマを搭載しています。これ らのタイマは、MPUサブシステムに統合された専用タイマとは別のものです。

フリー・ランニング・モード-最大値(0xFFFFFFFF)からデクリメントします。

0に達すると最大値をリロードします。

ユーザー定義カウント・モード - 周期的割り込みを効果的に生成します。ロー ド・カウント・レジスタからロードしたユーザー定義カウント値からデクリメン トし、0に達するとユーザー定義カウントをリロードします。

タイマは最大 43 秒のタイムアウト期間をサポートしています。タイムアウトする期 間が経過すると、タイマのクロック周波数が100 MHzになります。

ウォッチドッグ・タイマ

HPSペリフェラル・セットは2個のウォッチドッグ・タイマを搭載しています。これ らのタイマは、MPU サブシステムに統合された専用ウォッチドッグ・タイマとは別 のものです。この32ビット・ウォッチドッグ・タイマは、watchdog0およびwatchdog1 です。

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SDRAMコントローラ・サブシステム ページ19

ウォッチドッグは 16 個の固定タイムアウト範囲値をサポートしており、ソフトウェ アによって適切なタイムアウト範囲を選択できます。タイムアウト範囲は、最小 216 クロック周期から最大231クロック周期です。カウンタが0に達すると、割り込みま たはリセット要求が生成されます。あるいは、タイムアウト時に割り込み要求をア サートし、その割り込みが次のタイムアウトまでにソフトウェアによって処理されな かった場合にリセット要求を生成するようにプログラムすることも可能です。

SDRAM コントローラ・サブシステム

HPS SDRAM コントローラ・サブシステムは、MPU、L3 インタコネクト、および

FPGA ファブリックから外部 SDRAM への効率的なアクセスを実現します。SDRAM コントローラには、FPGAファブリックおよびHPSへのインタフェースが実装されて います。このインタフェースは、AMBA®(Advanced Microcontroller Bus Architecture)

AXI™(Advanced eXtensible Interface)およびAvalon Memory-Mapped(Avalon-MM)バ ス・トランザクションを受け取り、SDRAM に対する正しいコマンドに変換します。

SDRAMコントローラ・サブシステムは、SDRAM デバイスへのトラフィックを管理

してシステム・メモリ性能を最大限に引き出します。

SDRAM コントローラ・サブシステムの特長

DDR2、DDR3、LPDDR1、およびLPDDR2 SDRAM をサポート

最大4 GBのメモリ・アドレス範囲

Cyclone V SoC FPGAでは最大400 MHz(800 Mbps データ・レート)、Arria V SoC FPGAでは533 MHz

(1066 Mbpsデータ・レート)の最大クロック・

レート

8/16/32ビットのデータ幅をサポート

16ビット/32ビット・データ幅に対して24ビット

/40ビットECCを内蔵

低電圧1.35V DDR3Lおよび1.2V DDR3Uをサポート

I/O、サイズ、モード、およびメモリ・タイミング のランタイム・コンフィギュレーション

マルチポート・フロントエンド(MPFE)により、

MPU、L3インタコネクト、およびFPGAモジュー ルにSDRAMへのインタフェースを提供

FPGAファブリック・インタフェースはAvalon-MM およびAMBA AXI 3をサポート

セルフ・リフレッシュ、パーシャル・アレイ・セ ルフ・リフレッシュ(PASR)、パワー・ダウン、

およびディープ・パワー・ダウン(LPDDR2のみ)

に対応したパワー・マネージメント

システム内のすべてのマスタからの基本的なメモ リ保護をソフトウェアによってコンフィギュレー ション可能

AMBA AXI排他的アクセスをサポート

コマンド・リオーダリング(ルックアヘッド・バ ンク管理)

データ・リオーダリング(アウト・オブ・オー ダ・トランザクション)

帯域幅管理のためのエージング対応不足ラウンド ロビン(DRR)アービトレーション

レイテンシ重視のトラフィックを優先してバイパ ス

外部メモリ専用I/O

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ページ20 SDRAMコントローラ・サブシステムの特長

SDRAM コントローラ・サブシステム・インタフェース

SDRAM コントローラ・サブシステムは、MPU サブシステム、L3 インタコネクト、

およびFPGA ファブリックに直接接続します。メモリ・インタフェースは、SDRAM コントローラ、PHY、コントロールおよびステータス・レジスタ(CSR)、ならびに 関連インタフェースで構成されます。

表4に、SDRAMコントローラ・サブシステム・インタフェースを示します。

上記のインタフェース・ポートに加え、サイドバンド・ポートによってリフレッシュ

や SDRAM パワー・コントロールなどのコマンドが可能です。表 5 に、使用可能な

ポート数を示します。

表4. SDRAMコントローラ・サブシステム・インタフェース

インタフェース 説明

MPUサブシステム・

インタフェース

SDRAMコントローラは、専用64ビットAMBA AXI ポートによってMPUに接続されます。

L3インタコネクト・

インタフェース

SDRAMコントローラは、専用32ビットAMBA AXI ポートによってL3インタコネクトに接続されます。

CSRインタフェース

CSRインタフェースは、SDRAMコントローラ・サ ブシステムのCSRにアクセスするために、L4スレー ブ・ペリフェラル・バスによってドライブされる専用 ARMアドバンスト・ペリフェラル・バス(APB™)

スレーブ・ポートを提供します。

FPGA-HPS SDRAM インタフェース

FPGA-HPS SDRAMインタフェースは、FPGAファ ブリックにHPS SDRAMコントローラ・サブシステ ムへのアクセスを提供します。このインタフェースに は、AMBA AXIまたはAvalon-MMポートとして使用 するために4種類のポート・タイプがあります。

コマンド・ポート

リード/ライト・コマンド

アドレス

バースト・コマンド

64ビット・リード・データ・ポート

メモリの読み出しから返されるデータ

バス・プロトコルのハンドシェイク信号

64ビット・ライト・データ・ポート

メモリに書き込むデータ

指定されたバス・プロトコルの書き込み完了ス テータス

表5. 使用可能なポート数

ポート・タイプ 数

コマンド 6

64ビット・リード・データ 4 64ビット・ライト・データ 4

サイドバンド 1

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SDRAMコントローラ・サブシステムの特長 ページ21

表6に、各種バス・プロトコルのコンフィギュレーションに必要なポート数をタイプ およびデータ幅別に示します。FPGA-HPS SDRAMインタフェースは、以下のように コンフィギュレーションできます。

Avalon-MMポートとAMBA AXIポートは、ファブリックに提供されるポート数の 制限内で、ファブリック・ロジックの要求に応じて混在・整合させることができ ます。

FPGA-HPS SDRAMインタフェースの各Avalon-MMポートおよびAMBA AXIポー

トは、SDRAM コントローラ・クロックを基準に、サポートされる疑似同期およ

び非同期関係の両方によって独立してクロックされます。

FPGA-HPS SDRAM ポートは、FPGA コンフィギュレーション時にコンフィギュ

レーションされます。

SDRAM コントローラ

SDRAMコントローラは、広いメモリ帯域幅、低レイテンシ、およびランタイム・プ

ログラマビリティを備えています。また、データを自動的にリオーダして読み出しと 書き込みをグループ化することでロウの競合を削減し、バスのターンアラウンド・タ イムを短縮します。それによって効率的なトラフィック・パターンを実現し、レイテ ンシを減らします。SDRAMコントローラは、MPFEとシングル・ポート・コントロー ラで構成されます。

MPFE

MPFEは、コンフィギュレーションされたポートからの各種保留トランザクションを スケジュールし、スケジュールしたメモリ・トランザクションをシングル・ポート・

コントローラに送信します。MPFEは、個々のポートに関連するすべての機能を処理 します。

表6. プロトコル・コンフィギュレーションに必要なバス・プロトコル・ポート バス・プロトコル コマンド リード・

データ

ライト・

データ

8/16/32/64ビットAMBA AXI 2 1 1

128ビットAMBA AXI 2 2 2

256ビットAMBA AXI 2 4 4

32/64ビットAvalon-MM、双方向 1 1 1

128ビットAvalon-MM、双方向 1 2 2

256ビットAvalon-MM、双方向 1 4 4

32/64ビットAvalon-MM、書き込み専用 1 0 1

128ビットAvalon-MM、書き込み専用 1 0 2

256ビットAvalon-MM、書き込み専用 1 0 4

32/64ビットAvalon-MM、読み出し専用 1 1 0

128ビットAvalon-MM、読み出し専用 1 2 0

256ビットAvalon-MM、読み出し専用 1 4 0

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ページ22 SDRAMコントローラ・サブシステムの特長

シングル・ポート・コントローラ

シングル・ポート・コントローラは、保留SDRAMバーストをキューイングし、次に 最も効率的に送信可能なバーストを選択します。それにより、SDRAMパイプライン の使用効率を最大限に高め、SDRAMタイミング・パラメータへの適合を保証します。

シングル・ポート・コントローラに渡されたトランザクションは、ページ間でのリ オーダリングが可能です。ただし、1ページの場合は順序どおりに実行されます。各

SDRAMバースト・リードまたはライトは、トランザクションに対する正しいロウの

バンクを必要に応じて開放し、リードまたはライト・コマンドを実行し、最後に必要 に応じてバンクをプリチャージするための適切なアルテラ PHY インタフェース・コ マンドに変換されます。シングル・ポート・コントローラは以下の操作を実行します。

コマンドおよびデータ・リオーダリングを実行する。

コマンド・シーケンスのルック・アヘッドによって、リードまたはライト・コマ ンドを実行可能な状態にすることができるバンクを確認することにより、コマン ド・リオーダリングを実行する。

マルチポート・ロジックから受け取った順序とは異なる順序でも問題なく実行可 能なデータ・トランザクションを決定することにより、データ・リオーダリング を実行する。

DDR PHY

DDR(Double Data Rate)PHY は、メモリ・コントローラとメモリ・デバイス間のイ ンタフェースであり、メモリに対するリード/ライト動作を実行します。

DDR PHYは以下の機能を実行します。

キャリブレーション- DDR PHYは、JEDECで規定されたコントローラと

SDRAMデバイス間でのメモリ・タイミング同期化手順をサポートしています。

キャリブレーション・アルゴリズムはソフトウェアで実装します。

SDRAMデバイス初期化- DDR PHYは、モード・レジスタ・ライト動作を実 行してデバイスを初期化します。また、ディープ・パワー・ダウン後の再初期 化も処理します。

SDR(Single Data Rate)転送とDDR転送の変換

DDR PHY は、データフロー・コンポーネントのほか、SDRAM インタフェース・タ

イミングのキャリブレーション・シーケンスを処理するキャリブレーション・コント ローラも備えています。

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