ザイリンクス UG382 Spartan-6 FPGA クロック リソース ユーザー ガイド

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UG382 (v1.3) 2010 年 2 月 22 日 [optional]

Spartan-6 FPGA

ク ロ ッ ク

リ ソ ース

ユーザー

ガ イ ド

UG382 (v1.3) 2010 年 2 月 22 日

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改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 日付 バージ ョ ン 内容 2009 年6 月24 日 1.0 初版 リ リ ース 2009年 8 月 17 日 1.1 第 1 章 : 図 1-1 「グ ロ ーバルク ロ ッ ク 接続の概要」 を削除。「グ ロ ーバルク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ 」の表 1-1お よ び表 1-2を変更。 「バン ク 全体で 1 つの I/O ク ロ ッ ク を使用」お よ び「 ク ロ ッ ク 入力」の説明 と 、図 1-5お よ び図 1-6を修正。23 ページの図 1-8を追加。表 1-8か ら BUFIO2 を削除。34 ページの 「BUFGMUX_1」 か ら 例外を削 除。38 ページの 「高速 I/O ク ロ ッ ク リ ージ ョ ンの ク ロ ッ クバ ッ フ ァ 」、表 1-15お よ び 表 1-16を追加。表 1-17か ら表 1-23を更新 し 、図 1-26、図 1-27、図 1-33、 お よ び図 1-31を追加ま たは修正。27 ページの 「高速 I/O ク ロ ッ クネ ッ ト ワ ー ク 接続の例」 を追 加。 第 2 章 : 表 2-1お よび表 2-2のXC6SLX4 リ ソ ース を更新。表 2-3に メ モを追加 し 、56 ページの 「位相シ フ ト 」 の説明を明確に変更。表 2-6の CLKIN_PERIOD の説明を更 新。 「DCM_CLKGEN プ リ ミ テ ィ ブ」の リ ス ト を更新。すべての周波数範囲に対 し表 2-10を更新。 第 3章: 表 3-4のCLKIN2 お よ び CLKINSEL の説明を更新。図 3-5につなが る 説明を 更新。図 3-15を編集。

本資料は英語版 (v1.3) を翻訳 し た も ので、 内容に相違が生 じ る 場合には原文を優先 し ます。 資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。 日本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。 2010 年 1 月 4 日 1.2 「 ク ロ ッ ク リ ソ ース」を明確にす る ために説明を追加。表 1-1お よ び表 1-2を更新。図 1-2を追加。表 1-3、表 1-4、 お よび表 1-5を追加。図 1-5、図 1-6、 お よび図 1-7を修 正。表 1-6を追加。 「 ク ロ ッ ク 構造のガ イ ド ラ イ ン」 を追加。 「高速 I/O ク ロ ッ クネ ッ ト ワ ー ク 接続の例」 を移動。図 1-16を追加。表 1-12、図 1-19、図 1-20を追加。表

1-15にあ る BUFIO2 お よ び BUFIO2_2CLK の 「I/O ク ロ ッ クネ ッ ト ワ ー ク 入力」を

更新。表 1-15に GTP_DUAL を追加。「BUFGMUX_1」を更新。表 1-16の入力定義を 更新。図 1-26、図 1-27、図 1-30を更新。表 1-20の GCLK の説明を更新。表 1-21お よ び表 1-23にENABLE_SYNC を追加。 表 1-12、図 1-15、図 1-16を追加。 表 2-8でSPREAD_SPECTRUM を更新、CLKFX_MD_MAX お よ び メ モを追加。 「ス ペ ク ト ラ ム拡散 ク ロ ッ ク 生成」 を更新。

図 3-1を更新。式3-1の下の BUFIO2FB の説明を追加。「CLKOUT[0:5]_ PHASE」 の

説明を更新。「PLL ク ロ ッ ク 入力信号」 に BUFIO2 を追加。 2010 年2月22 日 1.3 表 1-3、表 1-4、図 1-5、図 1-7、 お よ び図 1-8で BUFIO2 ク ロ ッ ク 領域を更新。表 1-16か ら メ モ 1 を削除。図 1-16の変更お よ び例 7 (図 1-17を含む) を更新。「 ク ロ ッ ク バ ッ フ ァ お よ びマルチプ レ ク サ」 に内容を追加。 表 2-5の STATUS[7:3] の説明を更新 し 、STATUS[7:3] を表 2-7に追加。 「RST 入力の 動作」に低消費電力デバ イ ス の リ セ ッ ト 回路の説明を追加。 図 3-3お よ び図 3-4を更新。式3-2～式3-6を追加。式3-7お よび式3-9を変更 し 、 式3-8を追加。表 3-5で EXTERNAL 補正の説明を更新。 日付 バージ ョ ン 内容

改訂履歴. . . 2

こ のマニ ュ アルについて

マニ ュ アルの内容 . . . 7 その他の資料. . . 7 その他の リ ソ ース . . . 8

第

1

章

:

ク ロ ッ ク

リ ソ ース

概要 . . . 9 は じ めに. . . 9 ク ロ ッ ク リ ソ ース. . . 10 グ ロ ーバルク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ. . . .11 I/O ク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ . . . .18 バン ク 全体で 1 つの I/O ク ロ ッ ク を使用. . . .19 ク ロ ッ ク 入力. . . 20 ク ロ ッ ク 構造のガ イ ド ラ イ ン. . . .25 SDR デー タ レー ト(IOB の FD レ ジ ス タ 、IOSERDES2 な し). . . .25

DDR デー タ レー ト (IDDR2、ODDR2、IOSERDES2 な し) . . . .25

ア ド バン スシ リ アル化用の高速 IOSERDES2 使用. . . .26 グ ロ ーバルク ロ ッ ク 入力バ ッ フ ァ のプ リ ミ テ ィ ブ. . . .26 高速 I/O ク ロ ッ クネ ッ ト ワ ー ク 接続の例. . . 27 ク ロ ッ クバ ッ フ ァ お よ びマルチプ レ ク サ. . . 32 グ ロ ーバルク ロ ッ クバ ッ フ ァ プ リ ミ テ ィ ブ. . . .32 BUFGMUX . . . .32 BUFGMUX_1 . . . .34 BUFG . . . .36 BUFGCE お よ び BUFGCE_1 . . . .37 高速 I/O ク ロ ッ ク リ ージ ョ ンの ク ロ ッ ク バ ッ フ ァ . . . .38 BUFIO2 . . . .39 BUFIO2_2CLK . . . .43 BUFPLL . . . .46 BUFPLL_MCB . . . .47 BUFIO2FB . . . .48

第

2

章

:

ク ロ ッ ク

マネージ メ ン ト

テ ク ノ ロ ジ

ク ロ ッ クマネージ メ ン ト について . . . 51 DCM の概要 . . . 52 DCM について . . . 52 ほかのザ イ リ ン ク ス FPGA フ ァ ミ リ と の互換性お よ び比較. . . 53 DCM の機能の概要. . . 55 遅延 ロ ッ クループ . . . .55 デジ タ ル周波数合成. . . .56 位相シ フ ト . . . .56 ス テー タ ス ロ ジ ッ ク . . . .56 DCM プ リ ミ テ ィ ブ. . . 56 DCM_SP プ リ ミ テ ィ ブ . . . .57 DCM_CLKGEN プ リ ミ テ ィ ブ . . . .63 DCM_SP 設計のガ イ ド ラ イ ン . . . 66 入力 ク ロ ッ ク 周波数の範囲 . . . .66

目次

サ イ ク ル間ジ ッ タ . . . .67 周期ジ ッ タ. . . .67 DLL の フ ィ ー ド バ ッ ク 遅延の変動. . . .68 スペ ク ト ラ ム拡散 ク ロ ッ ク . . . .68 DCM ク ロ ッ ク 入力お よ び外部フ ィ ー ド バ ッ ク 入力. . . .68 LOCKED 出力の動作. . . .68 LOCKED 信号の使用. . . .69 RST 入力の動作. . . .70 DCM_CLKGEN 設計のガ イ ド ラ イ ン . . . 71 ダ イ ナ ミ ッ ク 周波数合成 . . . .71 スペ ク ト ラ ム拡散 ク ロ ッ ク 生成. . . .74 スペ ク ト ラ ム拡散生成 . . . .74 固定スペ ク ト ラ ム拡散. . . .75 ソ フ ト スペ ク ト ラ ム拡散 . . . .75 . . . 77 フ リ ー ラ ン ニ ン グオシ レー タ . . . .77

第

₃

章

_:

位相ロ ッ ク

ループ

_(PLL)

概要 . . . 79 位相 ロ ッ クループ (PLL) . . . .82 CLK_FEEDBACK お よ び BUFIOFB を使用 し た PLL のア ラ イ メ ン ト. . . .84 一般的な使用法について. . . 86 PLL プ リ ミ テ ィ ブ . . . .86 PLL_BASE プ リ ミ テ ィ ブ. . . .86 PLL_ADV プ リ ミ テ ィ ブ. . . .87 ク ロ ッ クネ ッ ト ワー ク ス キ ュ ー調整 . . . .87 周波数合成のみ . . . .88 ジ ッ タ フ ィ ル タ . . . .88 制限. . . .88 VCO 動作範囲. . . .89 最小お よ び最大入力周波数 . . . .89 デ ュ ーテ ィ サ イ ク ルのプ ロ グ ラ ム . . . .89 位相シ フ ト. . . .89 PLL プ ロ グ ラ ミ ン グ . . . .89 入力周波数の決定 . . . .89 M お よ び D 値の決定 . . . .90 PLL ポー ト. . . .90 PLL 属性. . . 92 PLL ク ロ ッ ク 入力信号. . . .93 カ ウ ン タ 制御 . . . .94 ク ロ ッ クシ フ ト . . . .95 VCO お よ び出力カ ウ ン タ の波形 . . . 95 入力 ク ロ ッ ク ま たはフ ィ ー ド バ ッ ク ク ロ ッ ク の不在. . . .96 PLL の使用モデル. . . 96 ク ロ ッ クネ ッ ト ワー ク ス キ ュ ー調整 . . . .96 内部フ ィ ー ド バ ッ ク のあ る PLL . . . .97 ゼ ロ 遅延バ ッ フ ァ. . . .98 DCM で PLL を駆動 . . . .98 PLL で DCM を駆動 . . . .99 PLL 同士の接続 . . . .100 アプ リ ケーシ ョ ンガ イ ド ラ イ ン. . . 101 PLL アプ リ ケーシ ョ ン例. . . .101

こ のマニ ュ アルについて

こ のユーザーガ イ ド では、Spartan®-6 FPGA の ク ロ ッ キ ン グについて説明 し ます。 Spartan-6 FPGA フ ァ ミ リ の最新版ユーザーガ イ ド は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト http://japan.xilinx.com/support/documentation/spartan-6.htmか ら 入手 し て く だ さ い。

マニ ュ アルの内容

こ のマニ ュ アルには、 次の章か ら 構成 さ れてい ます。 • 第 1 章 「 ク ロ ッ ク リ ソ ース」 • 第 2 章 「 ク ロ ッ ク マネージ メ ン ト テ ク ノ ロ ジ」 • 第 3 章 「位相 ロ ッ ク ループ (PLL)」

その他の資料

Spartan-6 に関す る その他の情報は、http://japan.xilinx.com/support/documentation/spartan-6.htm か ら 次を参照 し て く だ さ い。 • 『Spartan-6 フ ァ ミ リ 概要』 Spartan-6 フ ァ ミ リ の機能 と デバ イ ス の概要を示 し ます。 • 『Spartan-6 デー タ シー ト : DC 特性お よ びス イ ッ チ特性』 Spartan-6 フ ァ ミ リ の DC 特性お よ びス イ ッ チ特性が記載 さ れてい ます。 • 『Spartan-6 FPGA パ ッ ケージお よ びピ ン配置仕様』 デバ イ ス/ピ ンの組み合わせ と 最大 I/O 数、 ピ ン定義、 ピ ン配置図、 機械的図面、 熱仕様が記載 さ れてい ます。 • 『Spartan-6 FPGA コ ン フ ィ ギ ュ レーシ ョ ンガ イ ド 』 コ ン フ ィ ギ ュ レーシ ョ ン イ ン タ ーフ ェ イ ス (シ リ アルお よ びパ ラ レル)、複数の ビ ッ ト ス ト リ ー ムの管理、 ビ ッ ト ス ト リ ームの暗号化、 バ ウ ン ダ リ ス キ ャ ンお よ び JTAG コ ン フ ィ ギ ュ レー シ ョ ン、 リ コ ン フ ィ ギ ュ レーシ ョ ン手法な ど、 コ ン フ ィ ギ ュ レーシ ョ ンについて詳細に説明 し ます。

• 『Spartan-6 FPGA SelectIO リ ソ ースユーザーガ イ ド 』

すべての Spartan-6 デバ イ ス に含まれてい る SelectIOTMについて説明 し ます。

• 『Spartan-6 FPGA ブ ロ ッ ク RAM リ ソ ースユーザーガ イ ド 』

Spartan-6 デバ イ ス のブ ロ ッ ク RAM の機能について説明 し ます。

すべての Spartan-6 デバ イ ス で使用可能な コ ン フ ィ ギ ャ ブル ロ ジ ッ ク ブ ロ ッ ク (CLB) の機能 について説明 し ます。

• 『Spartan-6 FPGA DSP48A1 ス ラ イ スユーザーガ イ ド 』

Spartan-6 FPGA の DSP48A1 ス ラ イ ス のアーキ テ ク チ ャ について説明 し 、 コ ン フ ィ ギ ュ レー

シ ョ ン例を示 し ます。 • 『Spartan-6 FPGA GTP ト ラ ン シーバユーザーガ イ ド 』 Spartan-6 LXT FPGA で使用可能な GTP ト ラ ン シーバについて説明 し ます。 • 『Spartan-6 FPGA メ モ リ コ ン ト ロ ー ラ ユーザーガ イ ド 』 Spartan-6 FPGA の メ モ リ コ ン ト ロ ー ラブ ロ ッ ク について説明 し ます。メ モ リ コ ン ト ロ ー ラブ ロ ッ ク は、Spartan-6 FPGA を よ く 使用 さ れ る メ モ リ 規格に接続す る 際の イ ン タ ーフ ェ イ ス を 簡略化す る エンベデ ッ ド マルチポー ト メ モ リ コ ン ト ロ ー ラ です。 • 『Spartan-6 FPGA PCB デザ イ ン ガ イ ド 』 PCB お よ び イ ン タ ーフ ェ イ ス レベルでデザ イ ン を決定す る ための ス ト ラ テジに焦点を置い て、Spartan-6 デバ イ ス の PCB デザ イ ンに関す る 情報を示 し ます。

その他の リ ソ ース

シ リ コ ン、 ソ フ ト ウ ェ ア、IP に関する ア ンサーデー タ ベース を検索 し た り 、 テ ク ニ カルサポー ト の ウ ェ ブケース を開 く 場合は、 次の ウ ェ ブページにア ク セ ス し て く だ さ い。 http://japan.xilinx.com/support

第

1

章

ク ロ ッ ク

リ ソ ース

概要

こ の章では、Spartan-6 FPGA のグ ロ ーバル ク ロ ッ ク リ ソ ース (専用 ク ロ ッ ク 入力、バ ッ フ ァ 、配線 な ど) を活用す る 方法を説明 し ます。 ク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ は、FPGA 全体に高周波数の ク ロ ッ ク 信号を分配す る のに適 し た キ ャ パシ タ ン ス の低い、ロ ース キ ュ ーイ ン タ ー コ ネ ク ト で構成 さ れてお り 、 ク ロ ッ ク ス キ ュ ーを最小限に抑え、 パフ ォーマ ン ス を向上 さ せます。 すべての ク ロ ッ ク 信号に こ の イ ン フ ラ ス ト ラ ク チ ャ を使用す る 必要があ り ます。 サー ド パーテ ィ の合成ツール、 ザ イ リ ン ク ス の合成ツールお よ び イ ンプ リ メ ン テーシ ョ ン ツールでは、 フ ァ ン ア ウ ト の大 き い ク ロ ッ ク 信号に対 し て こ れ ら の リ ソ ース がい く つか自動的に使用 さ れます。 ク ロ ッ ク 配線は、DCM お よ び PLL と 組み合わせて使用で き ます。詳細は、第 2 章「 ク ロ ッ ク マネー ジ メ ン ト テ ク ノ ロ ジ」 お よび第 3 章 「位相 ロ ッ クループ (PLL)」を参照 し て く だ さ い。

は じ めに

各 Spartan-6 FPGA デバ イ ス には、 最適なパフ ォーマ ン ス を達成する ため、 高速の ロ ース キ ュ ーグ ロ ーバル ク ロ ッ ク リ ソ ース が 16 個含まれてお り 、こ れ ら はザ イ リ ン ク ス ツールで自動的に使用 さ れます。 ク ロ ッ ク レー ト が比較的低い場合で も 、 タ イ ミ ン グの問題を防ぐ ため、 グ ロ ーバル配線 リ ソ ース を使用す る 必要があ り ます。 こ れ ら の リ ソ ース を定義 し 、 最大限に活用す る 方法を理解 し て お く こ と が重要です。

ま た、 各 Spartan-6 FPGA には、 超高速の ロ ー ス キ ュ ー I/O リ ージ ョ ナル ク ロ ッ ク リ ソ ース が 40

個提供 さ れていて、ロ ーカルのシ リ ア ラ イ ザ/デシ リ ア ラ イ ザ (ISERDES お よ び OSERDES) 回路 と し て使用で き ます。ISERDES お よ び OSERDES の詳細は、UG381 『Spartan-6 FPGA SelectIO リ ソ ースユーザーガ イ ド 』 お よ びXAPP1064『Source-Synchronous Serialization and Deserialization

(up to 1050 Mb/s)』 を参照 し て く だ さ い。

ク ロ ッ ク リ ソ ース、SelectIO ロ ジ ッ ク 、I/O 規格の互換性お よ び配線を正 し く 使用す る には、ISE ソ フ ト ウ ェ アですべてのデザ イ ンルールをチ ェ ッ ク する よ う に し て く だ さ い。デザ イ ンが完成 し てい る 場合は、 配置お よ び ロ ジ ッ ク 制限がすべて正 し く チ ェ ッ ク さ れます。

ピ ン割 り 当て を支援す る デザ イ ンのチ ェ ッ ク リ ス ト は、UG393『Spartan-6 FPGA PCB デザ イ ンガ イ ド 』 を参照 し て く だ さ い。

ク ロ ッ ク

リ ソ ース

Spartan-6 FPGA ク ロ ッ ク リ ソ ース の接続には次の 4 つの タ イ プがあ り ます。 • グ ロ ーバルク ロ ッ ク 入力パ ッ ド (GCLK) • グ ロ ーバルク ロ ッ クマルチプ レ ク サ • I/O ク ロ ッ クバ ッ フ ァ • ク ロ ッ ク 配線ネ ッ ト ワ ー ク ク ロ ッ クネ ッ ト ワー ク には次の 2 タ イ プがあ り ます。 • グ ロ ーバルク ロ ッ ク マルチプ レ ク サ (BUFGMUX) で駆動 さ れ る グ ロ ーバル ク ロ ッ ク ネ ッ ト ワ ー ク

• I/O ク ロ ッ クバ ッ フ ァ (BUFIO2) お よ び PLL ク ロ ッ クバ ッ フ ァ (BUFPLL) で駆動 さ れ る I/O

ク ロ ッ クネ ッ ト ワー ク BUFGMUX は、2 つのグ ロ ーバル ク ロ ッ ク ソ ース のいずれかを選択す る ため、 ま たは単純な BUFG ク ロ ッ クバ ッ フ ァ と し て使用で き ます。 ク ロ ッ クバ ッ フ ァ で駆動で き る のはグ ロ ーバル ク ロ ッ ク 配線 リ ソ ー ス のみで、 こ の ク ロ ッ ク 配線 リ ソ ース で駆動で き る のは ク ロ ッ ク 入力のみです。 FPGA の フ リ ッ プ フ ロ ッ プの ク ロ ッ ク 入力は汎用配線で も 駆動で き ますが、 ス キ ュ ーが大 き く な る ため、 こ の よ う な配線は最小限に抑え て く だ さ い。

BUFPLL お よ び BUFIO2 は、I/O リ ージ ョ ナル ク ロ ッ ク ネ ッ ト ワ ー ク に配線 さ れてい る ク ロ ッ ク

のみを、 グ ロ ーバル ク ロ ッ ク ネ ッ ト ワ ー ク よ り も さ ら に高速に駆動する ために使用 し ます。 こ のた め、 その駆動先は、FPGA の各バン ク にあ る 入力シ リ アル/パ ラ レ ルロ ジ ッ ク リ ソ ース (ISERDES)

ま たは出力パ ラ レ ル/シ リ アル ロ ジ ッ ク リ ソ ース に (OSERDES) に限 ら れます。

BUFIO2 は DDR パ ス の ILOGIC お よ び OLOGIC を駆動で き ます。BUFIO2 はグ ロ ーバルク ロ ッ

ク ロ ッ ク リ ソ ース

グ ローバル

ク ロ ッ ク

イ ン フ ラ ス ト ラ ク チ ャ

Spartan-6 FPGA のグ ロ ーバルク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ の詳細は図 1-1に ま と め ら れてい

ます。

Spartan-6 FPGA のグ ローバルク ロ ッ クネ ッ ト ワー ク は、デバ イ スの中央にあ る 16 個の BUFGMUX

で駆動 さ れます。こ の 16 個の BUFGMUX は 3 つの異な る ソ ース、つま り 、上下バン ク か ら の ク ロ ッ ク 入力、左右バン ク か ら の ク ロ ッ ク 入力、FPGA ロ ジ ッ ク イ ン タ ーコ ネ ク ト お よ び PLL/DCM か ら の ク ロ ッ ク か ら ク ロ ッ ク 信号を得 る こ と がで き ます。こ の 3 つの ク ロ ッ ク ソ ース はデバ イ ス中央に あ る ス イ ッ チボ ッ ク ス を マルチプ レ ク サ と し て使用 し て供給 さ れます。 次に 16 個の BUFGMUX は垂直ス パ イ ン を駆動 し ます。 そ し て、 リ ージ ョ ナルプ リ ミ テ ィ ブに ク ロ ッ ク を提供す る ために使用 さ れ る HCLK 行の ク ロ ッ ク に向かっ て水平方向に ク ロ ッ ク を提供 し てい き ます。HCLK 行は、垂直スパ イ ン と PLL/DCM 出力の間にあ る 専用マルチプ レ ク サス イ ッ チ ク ロ ッ ク を介 し て、 ク ロ ッ ク が供給 さ れます。各 HCLK 行には PLL が 1 つ、 ま たは DCM が 2 つ あ り ます。 Spartan-6 デバ イ ス には、 最大 32 個の GCLK 入力ピ ン と グ ロ ーバル ク ロ ッ クバ ッ フ ァ が 16 個あ る ため、2 つの GCLK ピ ンのいずれかで各グ ロ ーバルク ロ ッ ク バ ッ フ ァ を駆動す る こ と が可能で す。 グ ロ ーバル ク ロ ッ ク バ ッ フ ァ (BUFG ま たは BUFGMUX) を グ ロ ーバル ク ロ ッ ク ピ ン (IBUFG ま たは IBUFGDS) で直接駆動す る 場合、 バン ク 0、1、 お よ び 5 のグ ロ ーバル ク ロ ッ ク ピ

X-Ref Target - Figure 1-1

図 1-1 : Spartan-6 FPGA グローバル ク ロ ッ ク の構造 ਄ਅ䊋䊮䉪䈎䉌䈱䉪䊨䉾䉪౉ജ 㪟㪚㪣㪢㩷ⴕ㩷㪤㪬㪯 㪙㪬㪝㪞㪆㪙㪬㪝㪞㪤㪬㪯㩷㩿㪈㪍㪀 䈍䉋䈶䉴䉟䉾䉼㩷䊗䉾䉪䉴 ု⋥䉴䊌䉟䊮 ု⋥䉴䊌䉟䊮 䉪䊨䉾䉪▤ℂ䉺䉟䊦 Ꮐฝ䊋䊮䉪䈎䉌䈱䉪䊨䉾䉪౉ജ 㪧㪣㪣㪆㪛㪚㪤㩷䈍䉋䈶䊂䊋䉟䉴䈎䉌䈱䉪䊨䉾䉪 㪟㪚㪣㪢㩷ⴕ 㪟㪚㪣㪢㩷ⴕ 㪟㪚㪣㪢㩷ⴕ 16 16 16 16 16 16 16 16 16 16 16 16 UG382_c1_01_081009 PLL PLL 16 DCM (x2) DCM (x2) 16 㪟㪚㪣㪢㩷ⴕ

ンは、 同 じ 8 つのグ ロ ーバル ク ロ ッ ク バ ッ フ ァ を共有 し ます (表 1-1参照)。 同様に、 バン ク 2、3、 お よ び 4 も 8 つのグ ロ ーバル ク ロ ッ クバ ッ フ ァ を共有 し ます (表 1-2参照)。 BUFGMUX 入力を共有する こ と で発生する 配線問題を理解する ため、GCLK19 と GCLK11 を使 用 し たデザ イ ン を例に挙げます。表 1-1で示す よ う に、 グ ロ ーバル ク ロ ッ ク の両方が BUFGMUX _X2Y1 に接続 さ れていて、 配線エ ラ ーの原因にな っ てい ます。 配線に柔軟性を持たせ る ため、BUFIO2 を使用 し てい る 場合は追加で BUFIO2 を使用 し て 2 番目の グ ロ ーバルク ロ ッ ク バ ッ フ ァ を配線する こ と がで き ます (表 1-1)。BUFIO2 を使用 し てい る 場合、 BUFIO2 を通過す る 標準遅延が発生 し 、 ま た、I/O ク ロ ッ クネ ッ ト ワ ー ク に接続 し てい る ク ロ ッ ク に も 影響 し ます。 追加配線情報は、19 ページの 「バン ク 全体で 1 つの I/O ク ロ ッ ク を使用」 を参照 し て く だ さ い。 差動グ ロ ーバル ク ロ ッ ク を使用する 場合は、差動ペアのマ ス タ側 (P) に関連 し た グ ロ ーバルク ロ ッ ク に よ り 、 使用 さ れ る グ ロ ーバルク ロ ッ ク リ ソ ース が決定 し ます。 表 1-1 : バン ク 0 および 1 の共有グローバル ク ロ ッ ク リ ソ ース BUFGMUX 配線制限 バン ク 0 バン ク 1 BUFGMUX_X2Y1 (I0) BUFGMUX_X2Y2 (I1) ダ イ レ ク ト 配線 GCLK_19 GCLK_11

イ ン ダ イ レ ク ト BUFIO2 GCLK_19 <BUFIO2_X2Y28> GCLK_11 <BUFIO2_X4Y20>

イ ン ダ イ レ ク ト BUFIO2 GCLK_15 <BUFIO2_X2Y28> GCLK_7 <BUFIO2_X4Y20>

BUFGMUX_X2Y2 (I0) BUFGMUX_X2Y1 (I1)

ダ イ レ ク ト 配線 GCLK_18 GCLK_10

イ ン ダ イ レ ク ト BUFIO2 GCLK_18 <BUFIO2_X2Y29> GCLK_10 <BUFIO2_X4Y21>

イ ン ダ イ レ ク ト BUFIO2 GCLK_14 <BUFIO2_X2Y29> GCLK_6 <BUFIO2_X4Y21>

BUFGMUX_X2Y3 (I0) BUFGMUX_X2Y4 (I1)

ダ イ レ ク ト 配線 GCLK_17 GCLK_9

イ ン ダ イ レ ク ト BUFIO2 GCLK_17 <BUFIO2_X2Y26> GCLK_9 <BUFIO2_X4Y18>

イ ン ダ イ レ ク ト BUFIO2 GCLK_13 <BUFIO2_X2Y26> GCLK_5 <BUFIO2_X4Y18>

BUFGMUX_X2Y4 (I0) BUFGMUX_X2Y3 (I1)

ダ イ レ ク ト 配線 GCLK_15 GCLK_7

イ ン ダ イ レ ク ト BUFIO2 GCLK_15 <BUFIO2_X4Y28> GCLK_7 <BUFIO2_X3Y12>

イ ン ダ イ レ ク ト BUFIO2 GCLK_19 <BUFIO2_X4Y28> GCLK_11 <BUFIO2_X3Y12>

BUFGMUX_X3Y5 (I0) BUFGMUX_X3Y6 (I1)

ダ イ レ ク ト 配線 GCLK_16 GCLK_8

イ ン ダ イ レ ク ト BUFIO2 GCLK_16 <BUFIO2_X2Y27> GCLK_8 <BUFIO2_X4Y19>

イ ン ダ イ レ ク ト BUFIO2 GCLK_12 <BUFIO2_X2Y27> GCLK_4 <BUFIO2_X4Y19>

BUFGMUX_X3Y6 (I0) BUFGMUX_X3Y5 (I1)

ダ イ レ ク ト 配線 GCLK_14 GCLK_6

イ ン ダ イ レ ク ト BUFIO2 GCLK_14 <BUFIO2_X4Y29> GCLK_6 <BUFIO2_X3Y13>

イ ン ダ イ レ ク ト BUFIO2 GCLK_18 <BUFIO2_X4Y29> GCLK_10 <BUFIO2_X3Y13>

BUFGMUX_X3Y7 (I0) BUFGMUX_X3Y8 (I1)

ダ イ レ ク ト 配線 GCLK_13 GCLK_5

イ ン ダ イ レ ク ト BUFIO2 GCLK_13 <BUFIO2_X4Y26> GCLK_5 <BUFIO2_X3Y10>

ク ロ ッ ク リ ソ ース

BUFGMUX_X3Y8 (I0) BUFGMUX_X378 (I1)

ダ イ レ ク ト 配線 GCLK_12 GCLK_4

イ ン ダ イ レ ク ト BUFIO2 GCLK_12 <BUFIO2_X4Y27> GCLK_4 <BUFIO2_X3Y11>

イ ン ダ イ レ ク ト BUFIO2 GCLK_16 <BUFIO2_X4Y27> GCLK_8 <BUFIO2_X3Y11>

表 1-2 : バン ク 2 および 3 の共有グローバル ク ロ ッ ク リ ソ ース

BUFGMUX 配線制限 バン ク 2 バン ク 3

BUFGMUX_X2Y9 (I0) BUFGMUX_X2Y10 (I1)

ダ イ レ ク ト 配線 GCLK_3 GCLK_27

イ ン ダ イ レ ク ト BUFIO2 GCLK_3 <BUFIO2_X3Y0> GCLK_27 <BUFIO2_X1Y8>

イ ン ダ イ レ ク ト BUFIO2 GCLK_31 <BUFIO2_X3Y0> GCLK_23 <BUFIO2_X1Y8>

BUFGMUX_X2Y10 (I0) BUFGMUX_X2Y9 (I1)

ダ イ レ ク ト 配線 GCLK_2 GCLK_26

イ ン ダ イ レ ク ト BUFIO2 GCLK_2 <BUFIO2_X3Y1> GCLK_26 <BUFIO2_X1Y9>

イ ン ダ イ レ ク ト BUFIO2 GCLK_30 <BUFIO2_X3Y1> GCLK_22 <BUFIO2_X1Y9>

BUFGMUX_X2Y11 (I0) BUFGMUX_X2Y12 (I1)

ダ イ レ ク ト 配線 GCLK_1 GCLK_25

イ ン ダ イ レ ク ト BUFIO2 GCLK_1 <BUFIO2_X3Y6> GCLK_25 <BUFIO2_X1Y14>

イ ン ダ イ レ ク ト BUFIO2 GCLK_29 <BUFIO2_X3Y6> GCLK_21 <BUFIO2_X1Y14>

BUFGMUX_X2Y12 (I0) BUFGMUX_X2Y11 (I1)

ダ イ レ ク ト 配線 GCLK_31 GCLK_23

イ ン ダ イ レ ク ト BUFIO2 GCLK_31 <BUFIO2_X1Y0> GCLK_23 <BUFIO2_X0Y16>

イ ン ダ イ レ ク ト BUFIO2 GCLK_3 <BUFIO2_X1Y0> GCLK_27 <BUFIO2_X0Y16>

BUFGMUX_X3Y13 (I0) BUFGMUX_X3Y14 (I1)

ダ イ レ ク ト 配線 GCLK_0 GCLK_24

イ ン ダ イ レ ク ト BUFIO2 GCLK_0 <BUFIO2_X3Y7> GCLK_24 <BUFIO2_X1Y15>

イ ン ダ イ レ ク ト BUFIO2 GCLK_28 <BUFIO2_X3Y7> GCLK_20 <BUFIO2_X1Y15>

BUFGMUX_X3Y14 (I0) BUFGMUX_X3Y13 (I1)

ダ イ レ ク ト 配線 GCLK_30 GCLK_22

イ ン ダ イ レ ク ト BUFIO2 GCLK_30 <BUFIO2_X1Y1> GCLK_22 <BUFIO2_X0Y17>

イ ン ダ イ レ ク ト BUFIO2 GCLK_2 <BUFIO2_X1Y1> GCLK_26 <BUFIO2_X0Y17>

BUFGMUX_X3Y15 (I0) BUFGMUX_X3Y16 (I1)

ダ イ レ ク ト 配線 GCLK_29 GCLK_21

イ ン ダ イ レ ク ト BUFIO2 GCLK_29 <BUFIO2_X1Y6> GCLK_21 <BUFIO2_X0Y22>

イ ン ダ イ レ ク ト BUFIO2 GCLK_1 <BUFIO2_X1Y6> GCLK_25 <BUFIO2_X0Y22>

BUFGMUX_X3Y16 (I0) BUFGMUX_X3Y15 (I1)

ダ イ レ ク ト 配線 GCLK_28 GCLK_20

イ ン ダ イ レ ク ト BUFIO2 GCLK_28 <BUFIO2_X1Y7> GCLK_20 <BUFIO2_X0Y23>

イ ン ダ イ レ ク ト BUFIO2 GCLK_0 <BUFIO2_X1Y7> GCLK_24 <BUFIO2_X0Y23>

表 1-1 : バン ク 0 および 1 の共有グローバル ク ロ ッ ク リ ソ ース (続き)

競合のあ る BUFGMUX 入力図 1-2お よ び図 1-3に示 し てい ます。 X-Ref Target - Figure 1-2

図 1-2 : バン ク 0 およびバン ク 1 の BUFGMUX 接続 BUFGMUX_X2Y1 UG382_01_121709 Bank 0 Bank 1 B UFIO2_X 3 Y11 B UFIO2_X 3 Y10 B UFIO2_X 3 Y1 3 B UFIO2_X 3 Y12 B UFIO2_X4Y19 B UFIO2_X4Y1 8 B UFIO2_X4Y21 B UFIO2_X4Y20 GCLK19 GCLK1 8 GCLK17 GCLK16 GCLK15 GCLK14 GCLK1 3 GCLK12 GCLK11 GCLK10 GCLK9 GCLK 8 GCLK7 GCLK6 GCLK5 GCLK4 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 B UFIO2_X4Y27 B UFIO2_X4Y26 B UFIO2_X4Y29 B UFIO2_X4Y2 8 B UFIO2_X2Y27 B UFIO2_X2Y26 B UFIO2_X2Y29 B UFIO2_X2Y2 8

ク ロ ッ ク リ ソ ース GTP ト ラ ン シーバを使用 し たデザ イ ンの場合、各 GTP リ フ ァ レ ン ス ク ロ ッ ク は BUFIO2 に関連付 け ら れてい ます。こ れは、バン ク 0 お よ びバン ク 2 にあ る グ ロ ーバル ク ロ ッ ク ピ ンに影響す る 可能 性があ り ます。SDR イ ン タ ーフ ェ イ ス の GCLK 入力は表 1-3 に リ ス ト さ れてい ます。DDR イ ン タ ーフ ェ イ ス の場合は、表 1-4にあ る よ う に、BUFIO2 配置を反転 さ せて ク ロ ッ ク を反転す る には 2 つ目の BUFIO2 が必要にな る 可能性があ り ます。

GTP_DUAL 配置の詳細は、 『Spartan-6 FPGA GTP ト ラ ン シーバユーザーガ イ ド 』 (UG386) にあ

る 配置図を参照 し て く だ さ い。 X-Ref Target - Figure 1-3

図 1-3 : バン ク 2 およびバン ク 3 の BUFGMUX 接続 BUFGMUX_X2Y9 UG382_02_121709 Bank 2 Bank 3 B UFIO2_X1Y 8 B UFIO2_X1Y9 B UFIO2_X1Y14 B UFIO2_X1Y15 B UFIO2_X0Y16 B UFIO2_X0Y17 B UFIO2_X0Y22 B UFIO2_X0Y2 3 GCLK2 8 GCLK29 GCLK 3 0 GCLK 3 1 GCLK0 GCLK1 GCLK2 GCLK 3 GCLK20 GCLK21 GCLK22 GCLK2 3 GCLK24 GCLK25 GCLK26 GCLK27 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16 B UFIO2_X 3 Y0 B UFIO2_X 3 Y1 B UFIO2_X 3 Y6 B UFIO2_X 3 Y7 B UFIO2_X1Y0 B UFIO2_X1Y1 B UFIO2_X1Y6 B UFIO2_X1Y7

表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR)、OSERDES2(SDR)) バン ク BUFIO2 GCLK 入力 サン プルデザイ ンの GTP リ フ ァ レ ン ス ク ロ ッ ク(1) 共有GTPCLKOUT _{ク ロ ッ ク 領域}BUFIO2 バン ク 0 BUFIO2_X2Y26 GCLK17 GCLK13 GTPA1_DUAL_X0Y1 GTPCLKOUT1[0] TL BUFIO2_X2Y27 GCLK16 GCLK12 GTPCLKOUT1[1] TL BUFIO2_X2Y28 GCLK19 GCLK15 GTPCLKOUT0[0] TL BUFIO2_X2Y29 GCLK18 GCLK14 GTPCLKOUT0[1] TL BUFIO2_X4Y26 GCLK13 GCLK17 GTPA1_DUAL_X1Y1 GTPCLKOUT1[0] TR BUFIO2_X4Y27 GCLK12 GCLK16 GTPCLKOUT1[1] TR BUFIO2_X4Y28 GCLK15 GCLK19 GTPCLKOUT0[0] TR BUFIO2_X4Y29 GCLK14 GCLK18 GTPCLKOUT0[1] TR バン ク 2 BUFIO2_X1Y0 GCLK31 GCLK3 GTPA1_DUAL_X0Y0 GTPCLKOUT0[0] BL BUFIO2_X1Y1 GCLK30 GCLK2 GTPCLKOUT0[1] BL BUFIO2_X1Y6 GCLK29 GCLK1 GTPCLKOUT1[0] BL BUFIO2_X1Y7 GCLK28 GCLK0 GTPCLKOUT1[1] BL BUFIO2_X3Y0 GCLK3 GCLK31 GTPA1_DUAL_X1Y0 GTPCLKOUT0[0] BR BUFIO2_X3Y1 GCLK2 GCLK30 GTPCLKOUT0[1] BR BUFIO2_X3Y6 GCLK1 GCLK29 GTPCLKOUT1[0] BR BUFIO2_X3Y7 GCLK0 GCLK28 GTPCLKOUT1[1] BR メ モ : 1. FG(G)900 パ ッ ケージの LX100T/LX150T を使用

ク ロ ッ ク リ ソ ース

表 1-4 : DDR の BUFIO2 入力競合 (IDDR2、ODDR2、ISERDES2 (DDR)、OSERDES2 (DDR))

バン ク BUFIO2 GCLK 入力 (反転) サン プルデバイ スの GTP リ フ ァ レ ン ス ク ロ ッ ク (1) 共有GTPCLKOUT _{ク ロ ッ ク 領域}BUFIO2 バン ク 0 BUFIO2_X2Y26 (I_INVERT = TRUE) GCLK16 GCLK12 GTPA1_DUAL_X0Y1 GTPCLKOUT1[0] TL BUFIO2_X2Y27

(I_INVERT = TRUE) GCLK17 GCLK13 GTPCLKOUT1[1] TL

BUFIO2_X2Y28

(I_INVERT = TRUE) GCLK18 GCLK14 GTPCLKOUT0[0] TL

BUFIO2_X2Y29

(I_INVERT = TRUE) GCLK19 GCLK15 GTPCLKOUT0[1] TL

BUFIO2_X4Y26

(I_INVERT = TRUE) GCLK12 GCLK16

GTPA1_DUAL_X1Y1

GTPCLKOUT1[0] TR

BUFIO2_X4Y27

(I_INVERT = TRUE) GCLK13 GCLK17 GTPCLKOUT1[1] TR

BUFIO2_X4Y28

(I_INVERT = TRUE) GCLK14 GCLK18 GTPCLKOUT0[0] TR

BUFIO2_X4Y29

(I_INVERT = TRUE) GCLK15 GCLK19 GTPCLKOUT0[1] TR

バン ク 2 BUFIO2_X1Y0 (I_INVERT = TRUE) GCLK30 GCLK2 GTPA1_DUAL_X0Y0 GTPCLKOUT0[0] BL BUFIO2_X1Y1

(I_INVERT = TRUE) GCLK31 GCLK3 GTPCLKOUT0[1] BL

BUFIO2_X1Y6

(I_INVERT = TRUE) GCLK28 GCLK0 GTPCLKOUT1[0] BL

BUFIO2_X1Y7

(I_INVERT = TRUE) GCLK29 GCLK1 GTPCLKOUT1[1] BL

BUFIO2_X3Y0

(I_INVERT = TRUE) GCLK2 GCLK30

GTPA1_DUAL_X1Y0

GTPCLKOUT0[0] BR

BUFIO2_X3Y1

(I_INVERT = TRUE) GCLK3 GCLK31 GTPCLKOUT0[1] BR

BUFIO2_X3Y6

(I_INVERT = TRUE) GCLK0 GCLK28 GTPCLKOUT1[0] BR

BUFIO2_X3Y7

(I_INVERT = TRUE) GCLK1 GCLK29 GTPCLKOUT1[1] BR

メ モ :

I/O

ク ロ ッ ク

イ ン フ ラ ス ト ラ ク チ ャ

図 1-4は I/O ク ロ ッ ク イ ン フ ラ ス ト ラ ク チ ャ を示 し てい ます。

4 つの専用BUFIO2バ ッ フ ァ で駆動 さ れてい る BUFIO2 ク ロ ッ ク 領域ご と に高速 I/O ク ロ ッ ク が 4

つあ り ます。 バン ク が 4 つ し かないデバ イ ス の場合、 各バン ク には2 つの BUFIO2 ク ロ ッ ク 領域が あ り ます。 バン ク が 6 つあ る デバ イ ス の場合は 『Spartan-6 FPGA パ ッ ケージお よびピ ン配置仕様』

(UG385) を参照 し て く だ さ い。バン ク 4 に関連 し た GCLK は引 き続 き VCCO_3 で駆動 さ れ、バン ク 5 に関連 し た GCLK ピ ンは VCCO_1 で駆動 さ れます。

X-Ref Target - Figure 1-4

図 1-4 : I/O バン ク の Spartan-6 FPGA I/O ク ロ ッ クの構造

BUFIO2

BUFIO2

BUFPLL

PLL I/O Inputs I/O Inputs I/O Inputs I/O Inputs ug382_c1_03_120809

ク ロ ッ ク リ ソ ース

バン ク 全体で

1

つの

I/O

ク ロ ッ ク を使用

バン ク (バン ク の ど ち ら かの端) にあ る BUFIO2 バ ッ フ ァ に接続 さ れてい る 1 つの I/O ク ロ ッ ク 入 力で、 バン ク 全体に ク ロ ッ ク を供給可能です。図 1-5は、 バン ク 0 の接続を示 し てい ます。2 つの

BUFIO2 リ ソ ース があ り 、1 つは BUFIO2_X2Y28、 も う 1 つが BUFIO2_X4Y28 に使用 さ れてい

ます。図 1-5の点線は I_INVERT パ ス を示 し ます。BUFIO2 プ リ ミ テ ィ ブを 2 つ使用 し てバン ク 全 体に ク ロ ッ ク を提供で き る のは、ク ロ ッ ク 入力が直接 BUFIO2 プ リ ミ テ ィ ブに接続 さ れてい る 場合 のみです。アプ リ ケーシ ョ ンに よ っ ては、入力 ク ロ ッ ク を遅延 さ せ る ために IODELAY2 が必要にな る場合があ り ます。IODELAY2 は 1 つの BUFIO2 に し か接続で き ないため、遅延 し た GCLK 入力 の配線は、1 つの BUFIO2 ク ロ ッ ク 領域に制限 さ れます。 ま たは、IODELAY2 プ リ ミ テ ィ ブ を使用 し てバン ク 全体を駆動す る には、BUFPLL プ リ ミ テ ィ ブ のあ る PLL を使用 し ます。 I/O ク ロ ッ ク ネ ッ ト ワー ク も BUFPLL バ ッ フ ァ を介 し て PLL に よ り 駆動で き ます。 各 PLL には I/O バン ク 全体に使用す る ためのバ ッ フ ァ が 2 つあ り ます。 メ モ : I/O バン ク 全体で IODELAY2 を使用す る こ と はサポー ト さ れてい ません。 X-Ref Target - Figure 1-5

図 1-5 : バン ク全体で使用 さ れる I/O ク ロ ッ ク BUFIO2_ X2Y28 I/O BANK 0 GCLK19 GCLK18 GCLK17 GCLK16 GCLK15 GCLK14 GCLK13 GCLK12 N BUFIO2_ X4Y28 P N P ug382_c1_04_020510 N P N P BUFIO2_ X2Y29 BUFIO2_ X4Y29 BUFIO2_ X2Y26 BUFIO2_ X4Y26 BUFIO2_ X2Y27 BUFIO2_ X4Y27 㻮㼁㻲㻵㻻㻞㻌䜽䝻䝑䜽㡿ᇦ 㼀㻸㻌䜈䛾㻌㻵㻛㻻㻌䜽䝻䝑䜽 㻮㼁㻲㻵㻻㻞㻌䜽䝻䝑䜽㡿ᇦ 㼀㻾㻌䜈䛾㻌㻵㻛㻻㻌䜽䝻䝑䜽

ク ロ ッ ク入力

ク ロ ッ ク ピ ンは、 外部 ク ロ ッ ク 信号を受信 し 、BUFGMUX/BUFIO2 プ リ ミ テ ィ ブに直接接続 さ れ ます。 ク ロ ッ ク ピ ンは、 汎用 I/O と し て も 使用で き ます。 入力か ら ク ロ ッ ク を I/O ク ロ ッ クネ ッ ト ワ ー ク に配線す る だけでな く 、BUFIO2 は PLL/DCM お よ び BUFG への専用 ク ロ ッ ク パ ス も 提供 し ます。図 1-6はその専用 ク ロ ッ ク 配線を示 し てい ます。 メ モ : フルバン ク での IODELAY2 ク ロ ッ ク の使用はサポー ト さ れてい ません。 各 Spartan-6 FPGA には、 次の も のがあ り ます。 • FPGA の 4 辺にあ る 最高 32 個ま でのグ ロ ーバル ク ロ ッ ク 入力 • デバ イ ス の各辺の中央にあ る 8 個の専用 ク ロ ッ ク 入力 • 8 個の BUFIO2 ク ロ ッ ク 領域 表 1-5にはグ ロ ーバル ク ロ ッ ク ピ ン ロ ケーシ ョ ンが リ ス ト さ れてい ます。P は差動ペアの正側、N は負側を示 し ます。 X-Ref Target - Figure 1-6

図 1-6 : BUFIO2 で配線 さ れた専用ク ロ ッ ク 入力 BUFIO2_X2Y28 N BUFIO2_X4Y28 P N P IOI ug382_c1_05_121709 CLK IOCE CLK

IOCLK DIVCLK DIVCLKIOCLK

IOCE SERDESSTROBE SERDESSTROBE To BUFG To PLL/DCM To BUFG To PLL/DCM IOI IOI IOI IOI N P N P

ク ロ ッ ク 入力

表 1-5 : グローバルク ロ ッ ク ピ ン ロ ケーシ ョ ン

GCLK P/N TQG144 CPG196 CSG225 FGG256

CSG324 CSG484 FGG484 FGG676 FGG900

LX LXT LX LXT LX LXT LX LXT LX LXT

GCLK0 N P55 P8 N7 T8 V10 V10 AB12 AB12 AB13 AB13 AF13 AC14 AK18 AG16

GCLK1 P P56 N8 M8 P8 U10 U10 AA12 AA12 Y13 Y13 AE13 AB14 AJ18 AF16

GCLK2 N な し な し R8 N8 T10 T10 Y10 Y10 Y12 U12 AF14 AF15 AK19 AD16

GCLK3 P な し な し N8 M9 R10 R10 W11 W11 W12 T12 AD14 AE15 AH19 AC16

GCLK4 N P84 H12 J15 J16 H18 H18 L22 L22 J22 L22 U26 U26 W30 W30 GCLK5 P P85 H11 J14 J14 H17 H17 L20 L20 J20 L20 U25 U25 W29 W29 GCLK6 N P87 H14 H15 K11 L16 L16 K20 K20 L19 N19 W24 W24 AB30 AB30 GCLK7 P P88 H13 H13 K12 L15 L15 L19 L19 M20 P20 V23 V23 AB28 AB28 GCLK8 N P92 F14 G15 K14 K16 K16 M19 M19 H22 K22 P22 R26 W28 W28 GCLK9 P P93 F13 G14 J13 K15 K15 M18 M18 H21 K21 P21 R25 W27 W27 GCLK10 N P94 G14 L12 J12 L13 L13 K17 L17 K19 M19 M21 U24 V27 V27 GCLK11 P P95 G13 K12 J11 L12 L12 L17 M17 K20 M20 N20 U23 V26 V26

GCLK12 N P123 A8 A9 C10 A10 E12 C12 F12 A12 F16 A15 A14 A18 D16

GCLK13 P P124 B8 B9 E10 C10 F12 D11 G12 B12 E16 C15 B14 C18 E16

GCLK14 N P126 C8 A8 E8 C11 G11 A12 G11 C12 F15 C14 A12 A16 A16

GCLK15 P P127 D8 C8 E7 D11 G9 B12 H11 D11 F14 D14 B12 C16 C16

GCLK16 N P131 A7 A7 A10 A9 E8 A11 F11 A11 G11 A14 A13 A15 A15

GCLK17 P P132 B7 B7 B10 B9 G8 C11 F10 C11 H12 B14 C13 B15 B15

GCLK18 N P133 A6 D8 A9 C9 F7 A10 G10 A10 F10 A13 D13 C15 G15

GCLK19 P P134 B6 E7 C9 D9 E6 B10 H10 B10 G9 C13 E13 D15 H15 GCLK20 N P14 F1 G1 H3 H3 H3 G1 G1 J4 L4 R1 R1 V3 V3 GCLK21 P P15 F2 G2 H4 H4 H4 G3 G3 K3 M3 R2 R2 V4 V4 GCLK22 N P16 H1 J3 H5 K5 K5 P3 P3 K4 M4 P8 R6 W4 W4 GCLK23 P P17 H2 K4 J6 L5 L5 N4 N4 K5 M5 N8 R7 W5 W5 GCLK24 N P21 G1 H1 J4 K3 K3 H1 H1 L4 N4 W3 W3 AB1 AB1 GCLK25 P P22 G2 H3 K3 K4 K4 H2 H2 M3 P3 V4 V4 AB2 AB2 GCLK26 N P23 J1 J1 F1 H1 H1 J1 J1 J1 L1 T1 T1 AA1 AA1 GCLK27 P P24 J2 J2 F2 H2 H2 J3 J3 J3 L3 T3 T3 AA3 AA3

GCLK28 N な し な し R7 T7 V9 V9 AB10 AB10 AB11 AB11 AF12 AF14 AK17 AK17

GCLK29 P な し な し P7 R7 T9 T9 AA10 AA10 Y11 Y11 AD12 AD14 AH17 AJ17

GCLK30 N P50 P7 L8 M7 T8 T8 AB11 AB11 AB12 AB12 AD13 AF13 AK16 AK16

図 1-7は 4 バン ク あ る Spartan-6 (XC6SLX4、XC6SLX9、XC6SLX16、XC6SLX25、XC6SLX25T、

XC6SLX45、XC6SLX45T、 お よ び FG(G)484 と CSG484 パ ッ ケージの XC6SLX75/75T、

XC6SLX100/100T、 XC6SLX150/150T) の GCLK ピ ン レ イ ア ウ ト を示 し てい ます。

X-Ref Target - Figure 1-7

図 1-7 : Spartan-6 FPGA ク ロ ッ ク ピ ン レ イ アウ ト(バン ク が 4 つあるデバイ ス)

BANK

3

(BUFPLL Clock Region)

BUFIO2 CLOCKING REGION TR

BUFIO2 CLOCKING REGION RT

BUFIO2 CLOCKING REGION RB

BUFIO2 CLOCKING REGION BR BUFIO2 CLOCKING REGION BL

BUFIO2_X3Y1 BUFIO2_X1Y1 BUFIO2_X3Y7 BU F IO2_X3Y13 BU F IO2_X3Y12 BU F IO2_X4Y21 BU F IO2_X4Y20 BU F IO2_X4Y19 BU F IO2_X4Y18 BU F IO2_X3Y11 BU F IO2_X3Y10 BUFIO2_X1Y7 BUFIO2_X3Y6

BUFIO2_X1Y6 BUFIO2_X1Y0 BUFIO2_X3Y0

UG382_c1_06_021 BUFIO2_X2Y28 BUFIO2_X2Y29 BUFIO2_X2Y26 BUFIO2_X2Y27 BUFIO2_X4Y28 BUFIO2_X4Y29 BUFIO2_X4Y26 BUFIO2_X4Y27 PLL DCM DCM PLL DCM DCM PLL DCM DCM GCLK19 (P) GCLK18 (N) GCLK28 (N) GCLK29 (P) GCLK30 (N) GCLK31 (P) GCLK2 (N) GCLK3 (P) GCLK5 (P) GCLK4 (N) GCLK7 (P) GCLK6 (N) GCLK9 (P) GCLK8 (N) GCLK11 (P) GCLK10 (N) GCLK0 (N) GCLK1 (P) GCLK20 (N) GCLK21 (P) GCLK22 (N) GCLK23 (P) GCLK24 (N) GCLK25 (P) GCLK26 (N) GCLK27 (P) BUFIO2_X0Y22 BUFIO2_X0Y23 BUFIO2_X0Y16 BUFIO2_X0Y17 BUFIO2_X0Y16 BUFIO2_X0Y17 BUFIO2_X1Y14 BUFIO2_X1Y15 BUFIO2_X1Y8 BUFIO2_X1Y9 DIVCLK DIVCLK IOCLK IOCLK

DIVCLK IOCLK DIVCLK IOCLK

DIVCLK

IOCLK

DIVCLK IOCLK DIVCLK IOCLK

BANK2 (BUFPLL Clock Region) BANK0 (BUFPLL Clock Region) BUFIO2 CLOCKING REGION TL

GCLK17 (P) GCLK16 (N) GCLK15 (P) GCLK14 (N) GCLK13 (P) GCLK12 (N) BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16

BUFIO2 CLOCKING REGION LB

BUFIO2 CLOCKING REGION LT

DIVCLK IOCLK PLL DCM DCM PLL DCM DCM PLL DCM DCM

ク ロ ッ ク 入力

BUFIO2 CLOCKING REGION TL

UG382_c1_07_021210 BUFIO2_X2Y28 BUFIO2_X2Y29 BUFIO2_X0Y22 BUFIO2_X4Y21 BUFIO2_X3Y13 BUFIO2_X3Y11 BUFIO2_X3Y12 BUFIO2_X3Y10 BUFIO2_X4Y20 BUFIO2_X4Y19 BUFIO2_X4Y18 BUFIO2_X0Y23 BUFIO2_X1Y14 BUFIO2_X1Y15 BUFIO2_X1Y8 BUFIO2_X1Y9 BUFIO2_X0Y16 BUFIO2_X0Y17 BUFIO2_X1Y7 BUFIO2_X1Y6 BUFIO2_X1Y1 BUFIO2_X1Y0 BUFIO2_X2Y26 BUFIO2_X2Y27 BUFIO2_X4Y28 BUFIO2_X4Y29 BUFIO2_X4Y26 BUFIO2_X4Y27 GCLK19 (P) GCLK18 (N) GCLK20 (N) GCLK21 (P) GCLK22 (N) GCLK23 (P) GCLK24 (N) GCLK25 (P) GCLK26 (N) GCLK27 (P) GCLK17 (P) GCLK16 (N) GCLK13 (P) GCLK12 (N) GCLK0 (N) GCLK1 (P) GCLK2 (N) GCLK3 (P) GCLK28 (N) GCLK29 (P) GCLK30 (N) GCLK31 (P) GCLK11 (P) GCLK10 (N) GCLK9 (P) GCLK8 (N) GCLK7 (P) GCLK6 (N) GCLK5 (P) GCLK4 (N) DIVCLK D IVC LK IOCLK IO C LK DIVCLK IOCLK

DIVCLK IOCLK DIVCLK IOCLK DIVCLK IOCLK DIVCLK IOCLK

BANK0 (BUFPLL Clock Region)

BANK4 BUFPLL Region BUFPLL Region GCLK15 (P) GCLK14 (N) BUFGMUX_X2Y1 BUFGMUX_X2Y2 BUFGMUX_X2Y3 BUFGMUX_X2Y4 BUFGMUX_X3Y5 BUFGMUX_X3Y6 BUFGMUX_X3Y7 BUFGMUX_X3Y8 BUFGMUX_X2Y9 BUFGMUX_X2Y10 BUFGMUX_X2Y11 BUFGMUX_X2Y12 BUFGMUX_X3Y13 BUFGMUX_X3Y14 BUFGMUX_X3Y15 BUFGMUX_X3Y16 BUFIO2_X3Y1 BUFIO2_X3Y0 BUFIO2_X3Y7 BUFIO2_X3Y6

BUFIO2 CLOCKING REGION TR

BUFIO2 CLOCKING REGION BL

BANK2 (BUFPLL Clock Region)

BUFIO2 CLOCKING REGION BR

BANK

3

BUFIO2 CLOCKING REGION LB

BUFIO2 CLOCKING REGION RB

BANK1 BANK5 DIVCLK IOCLK PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM PLL DCM DCM

BUFIO2 CLOCKING REGION RT

BUFIO2 CLOCKING REGION LT

図 1-8 は、 バン ク 4 お よ び 5 のあ る 大型デバ イ ス の GCLK ピ ン レ イ ア ウ ト を示 し た も ので、

FG(G)676 パ ッ ケージの XC6SLX75、XC6SLX75T、お よ び FG(G)676 と FG(G)900 パ ッ ケージの

XC6SLX100、XC6SLX100T、XC6SLX150、XC6SLX150T が対象です。 GLK20 か ら GCLK23 は

バン ク 3 のV_CCO か ら 電力供給を受け、IOCLK はBUFIO2 ク ロ ッ ク領域 LT に接続 し てい ます。

同様に、GCLK8 か ら GCLK11はバン ク 1 の V_CCO か ら 電力供給を受け、IOCLKはBUFIO2 ク ロ ッ ク

領域 RT に接続 し てい ます。 デバ イ ス にバン ク が 4 つあ る 場合で も 6 つあ る 場合で も 、 グ ロ ーバル ク ロ ッ ク 入力は常に同 じ V_CCO バン ク か ら 電力供給を受け ます。 こ のため、 バン ク が 6 つあ る デバ イ ス の場合、 GCLK[8:11] は V_CCO1 の電力供給を受け、 ロ ジ ッ ク に GCLK ピ ン を使用 し てい るデザ イ ンはその影響を受け る 可能性があ り ます。IOLOGIC2 は引 き 続 き バン ク 5 に関連 し た BUFIO2 ロ ケーシ ョ ンに よ り 駆動 さ れます。 同様に、GCLK[20:23] は V_CCO バン ク の V_CCO3 の電力供給を受け ます。GCLK[20:23]

を IOLOGIC2 と し て使用 し てい る場合は、 バン ク 4 に関連 し た BUFIO2 に よ り IOCLK が駆動 さ

れます (表 1-6)。 X-Ref Target - Figure 1-8

グ ロ ーバルク ロ ッ ク ピ ンが DCM ま たは PLL に配線 さ れてい る 場合、BUFIO2 お よ び V_CCOバン ク の制限は有効な BUFIO2 ロ ケーシ ョ ンに影響 し ません。 グ ロ ーバル ク ロ ッ ク ピ ンに対 し 有効な BUFIO2 ロ ケーシ ョ ンは表 1-1を参照 し て く だ さ い。 デバ イ ス の上半分にあ る BUFIO2 (BUFIO2 ク ロ ッ ク 領域 TL、TR、LT、RT) は、 デバ イ ス の上半 分にあ る DCM/PLL に し か配線で き ません。同様に、デバ イ ス の下半分 (BUFIO2 ク ロ ッ ク 領域 BL、 BR、LB、RB) に接続 さ れてい る BUFIO2 バ ッ フ ァ は、 デバ イ ス の下半分にあ るDCM/PLL に配線 し ます。図 1-7お よ び図 1-8を参照 し て く だ さ い。 GCLK 入力ピ ンは ク ロ ッ クバ ッ フ ァ を駆動す る のに使用 さ れます。 差動 ク ロ ッ ク 入力には、2 つの グ ロ ーバルク ロ ッ ク 入力が必要です。P お よ び N 入力は、 ク ロ ッ ク 入力ピ ン上の標準入力 と 同 じ コ ン フ ィ ギ ュ レーシ ョ ンにな り ます。 ク ロ ッ ク 番号が連続 し た ク ロ ッ ク 入力 (偶数番号の ク ロ ッ ク と それ よ り 1 大 き い奇数番号の ク ロ ッ ク) がペア と な り ます。た と えば、GCLK0 と GCLK1、GCLK20 と GCLK21 が差動ペア と な り ます。 Spartan-6 FPGA には、グ ロ ーバル ク ロ ッ クバ ッ フ ァ ご と に 2 つの ク ロ ッ ク 入力があ り 、最高 16 個 ま での差動グ ロ ーバルク ロ ッ ク 入力が使用で き ます。 デザ イ ンでは、 ク ロ ッ ク 入力ピ ンはすべて IBUFG プ リ ミ テ ィ ブで表わ さ れています。IBUFG は通 常、最上位 ク ロ ッ ク ポー ト に対 し て推論 さ れますが、 さ ら に制御が必要な場合は、I ポー ト を直接最 上位ポー ト に接続、O ポー ト を DCM、BUFG、 ま たは汎用 ロ ジ ッ ク に接続 し て、IBUFG を イ ン ス タ ン シエー ト で き ます。 ほ と ん ど の合成ツールでは、IBUFG を FPGA の ク ロ ッ ク リ ソ ース に接続 す る と 、BUFG が自動的に推論 さ れます。 表 1-6 : GCLK V_CCOバン ク サポー ト(IOLOGIC2 と の比較) GCLK VCCO (6 つのバン ク) BUFIO2 (IOLOGIC2) BUFGMUX に接続 さ れる BUFIO2 GCLK[0:3] 2 X3Y[0,1,6,7] X1Y[0,1,6,7] X3Y[0,1,6,7] GCLK[4:7] 1 X3Y[10,11,12,13] X3Y[10,11,12,13] X4Y[18,19,20,21] GCLK[8:11] 1 X4Y[18,19,20,21] X3Y[10,11,12,13] X4Y[18,19,20,21] GCLK[12:15] 0 X4Y[26,27,28,29] X4Y[26,27,28,29] X2Y[26,27,28,29] GCLK[16:19] 0 X2Y[26,27,28,29] X4Y[26,27,28,29] X2Y[26,27,28,29] GCLK[20:23] 3(1) X0Y[16,17,22,23] X0Y[16,17,22,23] X1Y[14,15,18,19] GCLK[24:27] 3 X1Y[14,15,18,19] X0Y[16,17,22,23] X1Y[14,15,18,19] GCLK[28:31] 2 X1Y[0,1,6,7] X1Y[0,1,6,7] X3Y[0,1,6,7]

ク ロ ッ ク 入力

ク ロ ッ ク 構造のガ イ ド ラ イ ン

Spartan-6 FPGA SelectIO ロ ジ ッ ク の高度な機能を使用す る には、 広範囲の SelectIO ソ リ ュ ーシ ョ

ン を サポー ト す る ための異な る ク ロ ッ ク 構造が必要に な り ま す。 こ のセ ク シ ョ ン では、 最適なパ フ ォーマ ン ス を得 る ために推奨 さ れ る ク ロ ッ キ ン グ ソ リ ュ ーシ ョ ンの概要を説明 し ます。 ク ロ ッ キ ン グ ソ リ ュ ーシ ョ ンの リ ス ト は 「ア ド バン ス シ リ アル化用の高速 IOSERDES2 使用」 を参照 し て く だ さ い。

SDR

デー タ

レー ト

(IOB

の

FD

レ ジ ス タ 、

IOSERDES2

な し

)

デバ イ ス にデー タ を格納す る には次の 2 つの SelectIO オプシ ョ ンがあ り ます。

• 図 1-9では、FPGA ロ ジ ッ ク レ ジ ス タ を駆動す る BUFG (BUFIO2-DIVCLK) を使用 し I/O フ

リ ッ プ フ ロ ッ プを駆動す る BUFIO2 (IOCLK) が使用 さ れてい ます。IODELAY2 を使用 し て も し な く て も 動作 し ます。

• 図 1-10では、FPGA ロ ジ ッ ク と I/O の両方を駆動す る BUFG (GCLK) が使用 さ れてい ます。

IODELAY2 を使用 し て も し な く て も 動作 し ます。

DDR

デー タ

レ ー ト

(IDDR2

、

ODDR2

、

IOSERDES2

な し

)

IDDR2 お よ び ODDR2 プ リ ミ テ ィ ブの ク ロ ッ キ ン グには次のオプシ ョ ンがあ り ます。

• パフ ォーマ ン ス が重要でない場合、 ク ロ ッ ク (C0) と ロ ーカル反転を使用 し た反転 ク ロ ッ ク

(C1) の両方を駆動する のに 1 つの DCM 出力を使用 し ます。IODELAY2 を使用 し て も し な く

て も 動作 し ます。 X-Ref Target - Figure 1-9

図 1-9 : BUFIO2 を使用 し た I/O フ リ ッ プ フ ロ ッ プのク ロ ッ ク X-Ref Target - Figure 1-10

図 1-10 : BUFG を使用 し た I/O フ リ ッ プ フ ロ ッ プの ク ロ ッ ク CLOCK BUFIO2 IBUFG I BUFG DIVCLK IOCLK SERDESSTROBE FPGA Logic

FDRSE

USE_DOUBLER = FALSE

C CE D R S Q UG382_c2_09_121709 CLOCK IBUFG BUFG FPGA Logic

FDRSE

C CE D R S Q UG382_c2_10_121709

• 最高速のパフ ォーマン ス を得 る には、 位相差が 180°の BUFG のあ る 2 つの DCM を使用 し ま

す。IODELAY2 を使用 し て も し な く て も 動作 し ます。図 1-24を参照 し て く だ さ い。

• DCM を使用 し ていない場合は、GCLK 入力は 2 つの BUFIO2 を直接駆動す る 必要があ り ま す。 同 じ GCLK に接続 さ れてい る 1 つ目の BUFIO2 (USE_DOUBLER) は C0 用、BUFIO2

(I_INVERT = TRUE) を使用 し た反転 ク ロ ッ ク を C1 用に と 、2 つの BUFIO2 を使用 し ます。

FPGA ロ ジ ッ ク は BUFG (C0 BUFIO2-DIVCLK) に よ っ て駆動 さ れます。図 1-21を参照 し て

く だ さ い。 • IODELAY2を使用す る 場合は IBUFGDS_DIFF_OUT が必要です (29 ページの図 1-14を 参照)。 • IODELAY2 のシ ン グルエン ド 入力はサポー ト さ れてい ません。 • 双方向 イ ン タ ーフ ェ イ ス の場合、 入力お よ び出力 ロ ジ ッ ク の両方で同 じ デー タ レー ト(IDDR2 お よ び ODDR2) を使用す る 必要があ り ます。SDR と DDR の双方向 I/O を混在 さ せ る こ と は で き ません。

ア ド バン ス

シ リ アル化用の高速

IOSERDES2

使用

IOSERDES2 (SDR)

IOSERDES2 (SDR) には BUFIO2 が 1 つ必要です。 BUFIO2-SERDESSTROBE で駆動 さ れ る

IOCE お よ び BUFG (BUFIO2-DIVCLK) で駆動 さ れ る CLKDIVのあ る BUFIO2

(USE_DOUBLER = FALSE お よ び I_INVERT = FALSE) です。FPGA ロ ジ ッ ク は BUFG

(BUFIO2 - DIVCLK) で駆動 さ れます。IODELAY2 を使用 し て も し な く て も 動作 し ます。図 1-18を

参照 し て く だ さ い。

IOSERDES2 (DDR)

IOSERDES2 (DDR) には BUFIO2 が 2 つ必要です。 1 つ目の BUFIO2 (USE_DOUBLER = TRUE)

は、BUFIO2 (SERDESSTROBE) で駆動 さ れ る IOCE お よび BUFG (BUFIO2-DIVCLK) で駆動 さ

れ る CLKDIV を使用 し ます。2 つ目の BUFIO2 (I_INVERT = TRUE, USE_DOUBLER = FALSE)

は、C1 ク ロ ッ ク 入力を駆動する のに使用 し ます。図 1-21を参照 し て く だ さ い。 • IODELAY2 を使用す る 場合は IBUFGDS_DIFF_OUTが必要です (49 ページの図 1-33を 参照)。 • IODELAY2 のシ ン グルエン ド 入力はサポー ト さ れてい ません。

PLL

を使用 し た

IOSERDES2

SDR のみがサポー ト さ れてい ます。GCLK 入力は自動推論 さ れた BUFIO2 の DIVCLK 出力を駆動 し ます。こ の出力は PLL ク ロ ッ ク 出力を駆動 し ます。PLL は BUFG 出力か ら の BUFPLL の PLLIN

入力お よ び BUFPLL の GCLK を駆動す る ため、2 つの ク ロ ッ ク 出力を使用 し ます。BUFPLL の

LOCKED 入力を PLL の LOCKED 出力に接続 し て く だ さ い。IODELAY2 を使用 し て も し な く て

も 動作 し ます。図 1-22を参照 し て く だ さ い。 双方向 イ ン タ ー フ ェ イ ス の場合、 入力お よ び出力の両方で入力 ロ ジ ッ ク と 出力 ロ ジ ッ ク と 同 じ DATA_RATE を設定す る 必要があ り ます。SDR お よ び DDR の双方向 I/O を混在 さ せ る こ と はで き ません。

グ ローバル

ク ロ ッ ク 入力バ ッ フ ァ のプ リ ミ テ ィ ブ

表 1-7の IBUFG お よ び IBUFGDS プ リ ミ テ ィ ブは、 ク ロ ッ ク 入力バ ッ フ ァ の異な る コ ン フ ィ ギ ュ レーシ ョ ンです。IOSTANDARD 属性を該当す る 規格に設定す る と 、 こ れ ら の 2 つのプ リ ミ テ ィ ブ

を Spartan-6 FPGA の I/O リ ソ ース に対 し て使用で き る よ う にな り ます。 使用可能な I/O 規格の詳

高速 I/O ク ロ ッ ク ネ ッ ト ワー ク 接続の例

高速

I/O

ク ロ ッ ク

ネ ッ ト ワー ク接続の例

こ のセ ク シ ョ ンにあ る 例は、 高速 イ ン タ ーフ ェ イ ス用にグ ロ ーバルク ロ ッ ク バ ッ フ ァ 、I/O ク ロ ッ クバ ッ フ ァ 、 お よび I/O タ イ ルが ど の よ う に使用 さ れ る かを示 し てい ます。

図 1-11の例は、 ISERDES2 に ク ロ ッ ク 供給す る ための簡単な イ ンプ リ メ ン テーシ ョ ン を示 し てい

ます。BUFIO2 は、FPGA ロ ジ ッ ク に ク ロ ッ ク と 、ISERDES2 で使用 さ れ る ス ト ロ ーブ信号を提供

し ます。 シ リ アルデー タ は I/O ク ロ ッ クネ ッ ト ワ ー ク にあ る IOCLK を使用 し て出力 さ れます。 パ ラ レ ルデー タ は、DIVCLK 出力 と 同期 SERDESSTROBE 信号を使用 し て FPGA ク ロ ッ ク 領域に 出力 さ れます。

シ リ アル化 さ れたデー タ が入力 ク ロ ッ ク の立ち上が り と 立ち下が り エ ッ ジの両方で ク ロ ッ ク と 同期

す る DDR アプ リ ケーシ ョ ンでは、図 1-12に示す よ う に、CLK1 を駆動する ために 2 つ目の反転 ク

ロ ッ ク が必要にな り ます。デー タ が IOCLK の両エ ッ ジで同期する ため、USE_DOUBLER = TRUE

と 設定 し て、DIVCLK は DIVIDE/2 で逓倍 さ れます。 表 1-7 : ク ロ ッ ク バ ッ フ ァ のプ リ ミ テ ィ ブ

プ リ ミ テ ィ ブ 入力 出力 説明

IBUFG I O シ ン グルエン ド I/O の入力 ク ロ ッ ク バ ッ フ ァ

IBUFGDS I、IB O 差動 I/O の入力 ク ロ ッ ク バ ッ フ ァ

X-Ref Target - Figure 1-11

図 1-11 : 例 1: ISERDES2 (DATA_RATE = SDR) を駆動する BUFIO2

UG382_c1_08_120809 FPGA Logic CLOCK ISERDES2 BUFIO2 USE_DOUBLER = FALSE DATA_RATE = SDR CLKDIV DIVCLK IBUFG BUFG IOCLK SERDESSTROBE I CLK0 CLK1 IOCE

入力 ク ロ ッ ク がシ リ アル デー タ ではな く パ ラ レ ル デー タ の周波数で実行 さ れ る 、 ビデオ アプ リ ケーシ ョ ン用の ピ ク セルク ロ ッ ク な ど のアプ リ ケーシ ョ ンでは、入力 ク ロ ッ ク を高速 I/O ク ロ ッ ク を生成す る ために入力 ク ロ ッ ク を乗算す る 必要があ り ます。図 1-13は、ISERDES に必要な高速 I/O ク ロ ッ ク を提供す る PLL を示 し てい ます。 GCLK ク ロ ッ ク 入力は、BUFIO2 を使用 し て自動的に PLL お よ び DCM ク ロ ッ ク 入力に配線 さ れ ます。 こ の BUFIO2 配線パ ス に よ り 、 必要な場合入力パ ス は BUFIO2FB を使用 し て ス キ ュ ー調整 さ れます。

PLL は CLKOUT0 出力で I/O ク ロ ッ クネ ッ ト ワ ー ク を駆動 し ます。BUFIO2FB は、プ ラ イ マ リ の

BUFIO2 に関連 し た入力配線遅延の ス キ ュ ーを調整す る よ う バ ラ ン ス を取 り ます。FPGA ク ロ ッ ク

領域は、BUFG を使用 し た別の PLL ク ロ ッ ク 出力で駆動 さ れます。

X-Ref Target - Figure 1-12

図 1-12 : 例 2: ISERDES2 (DATA_RATE = DDR) を駆動する BUFIO2

UG382_c1_09_120809 FPGA Logic CLOCK ISERDES2 BUFIO2 USE_DOUBLER = TRUE I_INVERT = FALSE USE_DOUBLER = FALSE I_INVERT = TRUE DATA_RATE = DDR CLKDIV DIVCLK IBUFG BUFG IOCLK SERDESSTROBE I I CLK0 CLK1 IOCE BUFIO2 DIVCLK IOCLK SERDESSTROBE I

高速 I/O ク ロ ッ ク ネ ッ ト ワー ク 接続の例 高速 ソ ース 同期出力のデザ イ ンの場合、GCLK 入力か ら I/O ク ロ ッ ク 領域ま での タ イ ミ ン グ遅延が 正確であ る 必要はあ り ません。タ イ ミ ン グア ラ イ メ ン ト が不要な場合は、ク ロ ッ ク バ ッ フ ァ を使用 せずに PLL で CLKFBOUT か らCLKFBIN への専用フ ィ ー ド バ ッ ク を使用す る こ と がで き ます (図 1-14)。 DCM_SP のパフ ォーマン ス が十分なデザ イ ンでは、BUFG ク ロ ッ クバ ッ フ ァ を最高 3 つま で使用 し て IOLOGIC (IDDR2) を駆動す る ためにDCM_SP を使用す る こ と がで き ます。 入力配線遅延を 一致 さ せ る ため、CLK0 ま たは CLK2X を使用 し て BUFIO2FB を駆動す る 必要があ り ます (図 1-15)。

X-Ref Target - Figure 1-13

図 1-13 : 例 3 : 基本 PLL ISERDES2 (SDR) UG382_c1_10_121709 FPGA Logic CLOCK ISERDES2 BUFIO2 BUFIO2FB DATA_RATE = SDR CLK_FEEDBACK = CLKOUT0 CLKDIV DIVCLK BUFG IOCLK SERDESSTROBE I I O CLK0 CLK1 IOCE CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED PLL_BASE CLKIN CLKFB RST BUFPLL LOCK IOCLK SERDESSTROBE GCLK PLLIN LOCKED

X-Ref Target - Figure 1-14

図 1-14 : 例 4 : 基本 PLL OSERDES2 (SDR) UG382_c1_11_120809 OSERDES2 CLK_FEEDBACK = CLKFBOUT CLKDIV BUFG CLK0 CLK1 IOCE CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED PLL_BASE CLKIN CLKFBIN RST BUFPLL LOCK IOCLK SERDESSTROBE GCLK PLLIN LOCKED DATA_RATE_OQ = SDR DATA_RATE_OT = SDR CLOCK BUFIO2 IBUFG _DIVCLK IOCLK SERDESSTROBE I

DCM を使用 し て最善のデューテ ィ サ イ ク ルパフ ォーマン ス を維持する には、 別の DCM ク ロ ッ ク 出力を使用し て C0 および C1 を駆動 し ます。各 DCM 出力は個別にグ ローバルバ ッ フ ァ を駆動 し ま す。可能ではあ り ますが、BUFG を使用し て I/O タ イ ル内の 1 位相を ロ ーカルで反転する のは避けて く だ さ い。 ク ロ ッ ク の 1 つを ローカルで反転 さ せる と 、 デューテ ィ サ イ ク ルの歪みが発生 し ます。 GTP ト ラ ン シーバを使用 し てい る 場合、GTP リ フ ァ レ ン ス ク ロ ッ ク に CMT (ク ロ ッ クマネージ メ ン ト タ イ ル) への接続に使用可能な BUFIO2 への専用配線接続が含まれます。図 1-16の例 6 は、

BUFIO2FB を使用 し て配線 し た GTP_DUAL か ら の フ ィ ー ド バ ッ ク パ ス と PLL_BASE を使用 し

た シ ン グルレーンの PCI Express の例です。詳細は 『 Spartan-6 FPGA GTP ト ラ ン シーバユーザー ガ イ ド 』 (UG386) を参照 し て く だ さ い。

X-Ref Target - Figure 1-15

図 1-15 : 例 5 : 入力への DCM スキ ュ ー調整 UG382_c1_12_120809 IDDR2 CLKFEEDBACK = <1X / 2X> C0 BUFG C1 CLK0 CLK2X CLKFX CLKFX180 DCM_SP CLKIN CLKFBIN RST BUFG BUFG GCLK BUFIO2 BUFIO2FB IBUFG _DIVCLK IOCLK SERDESSTROBE I I O LOCKED

X-Ref Target - Figure 1-16

図 1-16 : 例 6 : PCI Express のシ ングルレーン ク ロ ッ キング MUX BUFIO2FB I O CLKIN CLKFBIN CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED ug382_c1_16_020510 RST PLL_BASE GTPCLKOUT0[0] BUFIO2 IOCLK SERDESSTROBE I DIVCLK CLK_FEEDBACK = CLKOUT0 COMPENSATION = SOURCE_SYNCHRONOUS BUFG GTPCLKFBWEST[0] BUFG GTPCLKFBSEL0WEST=00

PCIe One Lane

TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 TXUSRCLK0 RXUSRCLK0 TXUSRCLK1 RXUSRCLK1

高速 I/O ク ロ ッ ク ネ ッ ト ワー ク 接続の例 図 1-17の例 7 は、入力周波数 と フ ィ ー ド バ ッ ク 周波数が異な る シ ン グルレーンの PCI Express デザ イ ン を示し ています。入力周波数 と フ ィ ー ド バ ッ ク 周波数が一致し ないので、PLL 設定を解析する 必 要があ り ます。こ の例では、GTPCLKOUT0[0] が 100MHz の ク ロ ッ ク です。GTP_DUAL および PLL の両方の要件を満たす リ フ ァ レ ン ス ク ロ ッ ク 周波数を作成する には、 TXDATAWIDTH0[0] = 2 を 設定 し て 250MHz の リ フ ァ レ ン ス ク ロ ッ ク を選択 し ます。 PFD (位相周波数検出器) の周波数 と 一致す る よ う な柔軟性を持たせ る こ と がで き る よ う 、PLL では

CLK_FEEDBACK = CLKOUT0 を使用で き ます。PFD が 50MHz で動作す る と き 、VCO は

500MHz です。

PLL 設定の選択方法の詳細は、第 3 章 「位相 ロ ッ クループ (PLL)」を参照 し て く だ さ い。 詳細は、 UG386 『Spartan-6 FPGA GTP ト ラ ン シーバユーザーガ イ ド 』 を参照 し て く だ さ い。

X-Ref Target - Figure 1-17

図 1-17 : 例 7 : ク ロ ッ ク が 100MHz の PCI Express のシ ングル レーンのク ロ ッ キング MUX BUFIO2FB I O CLKIN CLKFBIN CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT LOCKED ug382_c1_17_020510 RST PLL_BASE GTPCLKOUT0[0] 100 MHz 250 MHz 250 MHz 62.5 MHz 125 MHz BUFIO2 IOCLK SERDESSTROBE I DIVCLK CLK_FEEDBACK = CLKOUT0 COMPENSATION = SOURCE_SYNCHRONOUS CLKFB_MULT = 5 DIVCLK_DIVIDE = 2 CLKOUT0_DIVIDE = 2 CLKOUT1_DIVIDE = 8 CLKOUT2_DIVIDE = 4 BUFG GTPCLKFBWEST[0] BUFG GTPCLKFBSEL0WEST=00 TXDATAWIDTH0[0] = 2 FTXUSRCLK2 = FTXUSRCLK/4 TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 TXUSRCLK0 RXUSRCLK0 TXUSRCLK1 RXUSRCLK1 BUFG

ク ロ ッ ク

バ ッ フ ァ お よびマルチプ レ クサ

ク ロ ッ ク バ ッ フ ァ お よ びマルチプ レ ク サは、 ク ロ ッ ク 信号を直接 ク ロ ッ ク ラ イ ン (BUFG ま たは BUFPLL) に駆動する か、2 つの関連のない ク ロ ッ ク 信号、 可能であれば非同期 ク ロ ッ ク 信号か ら 1 つを選択す る ために使用で き ます (BUFGMUX)。 ク ロ ッ クバ ッ フ ァ は、 ク ロ ッ ク 信号を駆動する よ う に設計 さ れてい ます。 • ス ラ イ ス の リ セ ッ ト/セ ッ ト に使用す る と き は、次のいずれかの ロ ケーシ ョ ンに配置す る 必要が あ り ます。

BUFGMUX_X2Y9、BUFGMUX_X2Y10、BUFGMUX_X2Y11、BUFGMUX_X2Y12、

BUFGMUX_X3Y13、BUFGMUX_X3Y14、BUFGMUX_X3Y15、ま たは BUFGMUX_X3Y16

• ブ ロ ッ ク RAM、ス ラ イ ス の組み合わせ入力、ま たは ク ロ ッ ク イ ネーブルの リ セ ッ ト/セ ッ ト 、ま

たは BUFGMUX の入力 と し て使用す る と き は、 次のいすれかの ロ ケーシ ョ ンに配置す る 必要

があ り ます。

BUFGMUX_X2Y1、BUFGMUX_X2Y2、BUFGMUX_X2Y3、BUFGMUX_X2Y4、

BUFGMUX_X3Y5、BUFGMUX_X3Y6、BUFGMUX_X3Y7、 ま たは BUFGMUX_X3Y8

グ ローバル

ク ロ ッ ク

バ ッ フ ァ

プ リ ミ テ ィ ブ

表 1-8に、 グ ロ ーバル ク ロ ッ クバ ッ フ ァ のプ リ ミ テ ィ ブ を示 し ます。

BUFGMUX

各 BUFGMUX プ リ ミ テ ィ ブは、図 1-18に示す よ う に、2:1 マルチプ レ ク サです。 セ レ ク ト ラ イ ン S に よ り 、I0 ま たは I1 の ど ち ら か を使用 し て BUFGMUX 出力信号 O を駆動す る かを選択 し ます (表 1-9 を参照)。Spartan-6 FPGA デー タ シー ト で指定 さ れてい る よ う に、S 入力にはセ ッ ト ア ッ プ タ イ ム要件があ り ます。 極性は指定可能です。 表 1-8 : グローバルク ロ ッ ク バ ッ フ ァ プ リ ミ テ ィ ブ プ リ ミ テ ィ ブ 入力 出力 制御 BUFGMUX I0、I1 O S BUFGMUX_1 I0、I1 O S BUFG I O -BUFGCE I O CE BUFGCE_1 I O CE

X-Ref Target - Figure 1-18

図 1-18 : BUFGMUX プ リ ミ テ ィ ブ BUFGMUX ug382_ c1_14_120809 O I1 I0 S

ク ロ ッ ク バ ッ フ ァ およびマルチ プ レ ク サ

BUFGMUX は、1 つの ク ロ ッ ク ソ ース か ら グ リ ッ チのない完全非同期の ク ロ ッ ク ソ ース に切 り 替

え る こ と で タ イ ミ ン グ問題を軽減 し ます。S が変化 し て別の ク ロ ッ ク ソ ース が選択 さ れ る と 、 いず れかの入力の次のア ク テ ィ ブ ク ロ ッ クエ ッ ジ ま で、出力が非ア ク テ ィ ブ状態に保持 さ れます。 こ の と き の出力は、High ま たは Low にで き ます(デフ ォル ト は Low)。 ク ロ ス に接続 さ れた レ ジ ス タ ペ アに よ り 、BUFGMUX の出力で不正な ク ロ ッ クエ ッ ジが生成 さ れ る の を防ぎ ます。

S 入力が変化す る と 、現在の ク ロ ッ ク 入力が Low にな り 、新 し い ク ロ ッ ク 入力が High か ら Low に 遷移す る ま で、 新 し い入力は O に出力 さ れません (表 1-11)。 出力の切 り 替えは、 入力の Low か ら High への最初の遷移では発生 し ないため、 出力 ク ロ ッ クパルス が入力 ク ロ ッ ク パルス の最短パル ス よ り も 短 く な る こ と はあ り ません。 S 入力が Low の場合は I0 が選択 さ れ、High の場合は I1 が選択 さ れますが、極性は指定可能で、I0 と I1 を入れ替え る こ と がで き ます。 ク ロ ッ ク 信号の極性は各フ リ ッ プ フ ロ ッ プで指定可能で、 立ち 上が り エ ッ ジ ま たは立ち下が り エ ッ ジで ト リ ガで き る ため、2 つの異な る ク ロ ッ ク 信号を生成 し て、 伝搬す る 必要はあ り ません。 ク ロ ッ ク 入力が 1 つだけ必要な場合、2 つ目の ク ロ ッ ク 入力お よ びセ レ ク ト ラ イ ンは使用 さ れない ため、BUFG プ リ ミ テ ィ ブ を選択す る 必要があ り ます。 BUFGMUX は、 電源供給時お よ びグ ロ ーバルセ ッ ト/リ セ ッ ト (GSR) のアサー ト 時に I0 が選択 さ れ る よ う 初期化 さ れます。 シ ミ ュ レーシ ョ ンで も 、 時間 0 で S = 0 が選択 さ れ る よ う にす る 必要が あ り ます。時間 0 で S = 1 が選択 さ れ る と 、I1 の次の立ち下が り エ ッ ジ ま で出力が不明にな り ます。 セ レ ク ト ラ イ ンは、 ク ロ ッ ク の ス テー ト お よ び遷移に関係な く 常時変更可能ですが、 選択 さ れた ク ロ ッ ク 入力の立ち上が り エ ッ ジの前、セ ッ ト ア ッ プ タ イ ム内に S が変化す る と 、出力に ラ ン ト パル ス が現れ る こ と があ り ます。 表 1-9 : BUFGMUX プ リ ミ テ ィ ブ S 入力 O 出力 0 I0 入力 1 I1 入力 表 1-10 : BUFGMUX 属性 属性名 説明 値 デ フ ォル ト 値

CLK_SEL_TYPE 同期ま たは非同期を指定 SYNC、 ASYNC SYNC

表 1-11 : BUFGMUX の機能 入力 出力 I0 I1 S O I0 X 0 I0 X I1 1 I1 X X ↑ 0 X X ↓ 0

BUFGMUX_1

BUFGMUX と BUFGMUX_1 では、S の値が変化 し た後 ク ロ ッ ク が切 り 替わ る ま で保持 さ れ る 出 力ス テー ト が異な り ます。BUFGMUX では出力ス テー ト が 0 に、BUFGMUX_1 では出力ス テー ト が 1 に保持 さ れます (表 1-12)。 図 1-19は BUFGMUX_1 の タ イ ミ ン グ図です。 図 1-19は次の よ う にな っ てい ます。 • 現在の ク ロ ッ ク は I0 です。 • S は High にな っ てい ます。 • I0 が High の場合、 マルチプ レ ク サは I0 が Low にアサー ト さ れ る ま で待機 し ます。

• I0 が Low にな る と 、I1 が High か ら Low へ と 遷移す る ま でマルチプ レ ク サ出力は Low の ま

ま にな り ます。 • I1 が High か ら Low へ と 遷移す る と 、 出力は I1 に切 り 替わ り ます。 • グ リ ッ チ ま たは短いパルスは出力に現れません。 BUFGMUX_1 は立ち上が り エ ッ ジで変化 し 、入力が切 り 替わ る 前に High に保持 さ れます。図 1-20 は BUFGMUX_1 の タ イ ミ ン グ図です。 表 1-12 : BUFGMUX_1 の機能 入力 出力 I0 I1 S O I0 X 0 I0 X I1 1 I1 X X ↑ 1 X X ↓ 1

X-Ref Target - Figure 1-19

図 1-19 : BUFGMUX の タ イ ミ ング図 S I 0 I1 O ug382_c1_15_120809 begin switching using I1

ク ロ ッ ク バ ッ フ ァ およびマルチ プ レ ク サ

図 1-20は次の よ う にな っ てい ます。

• 現在の ク ロ ッ ク は I0 です。

• S は High にな っ てい ます。

• I0 が High の場合、 マルチプ レ ク サは I0 が High にアサー ト さ れ る ま で待機 し ます。

• I0 が High にな る と 、I1 が Low か ら High へ と 遷移す る ま でマルチプ レ ク サ出力は High の ま

ま にな り ます。

• I1 が Low か ら High へ と 遷移す る と 、 出力は I1 に切 り 替わ り ます。

• グ リ ッ チ ま たは短いパルスは出力に現れません。

X-Ref Target - Figure 1-20

図 1-20 : BUFGMUX_1 の タ イ ミ ング図

PCIe One Lane

TXUSRCLK20 RXUSRCLK20 TXUSRCLK21 RXUSRCLK21 RXUSRCLK0 TXUSRCLK1 RXUSRCLK1

BUFG

BUFGMUX は、デバ イ ス に含まれ る 物理的な ク ロ ッ クバ ッ フ ァ ですが、1 入力の ク ロ ッ クバ ッ フ ァ

と し て も 使用で き ます。BUFG ク ロ ッ クバ ッ フ ァ プ リ ミ テ ィ ブ (図 1-21を参照) は、1 つの ク ロ ッ ク 信号を ク ロ ッ クネ ッ ト ワー ク に駆動 し ます。 ク ロ ッ ク 選択機能がないだけで、 基本的には

BUFGMUX と 同 じ です。BUFG は、 複数の Virtex お よ び Spartan アーキ テ ク チ ャ で共通の ク ロ ッ

クバ ッ フ ァ プ リ ミ テ ィ ブです。

図 1-22に示す よ う に、BUFG は BUFGMUX か ら 構築 さ れてい ます。 X-Ref Target - Figure 1-21

図 1-21 : BUFG プ リ ミ テ ィ ブ

X-Ref Target - Figure 1-22

図 1-22 : BUFGMUX から 構築 さ れた BUFG BUFG ug382_c1_17_120809 O I BUFGMUX ug382_c1_18_120809 O I1 I0 S GND I

ク ロ ッ ク バ ッ フ ァ およびマルチ プ レ ク サ

BUFGCE

お よび

BUFGCE_1

BUFGCE プ リ ミ テ ィ ブは、BUFGMUX の ク ロ ッ ク 選択機能を使用 し て、 ク ロ ッ ク バ ッ フ ァ の イ ネーブル入力を作成 し ます (図 1-23を参照)。BUFGCE は、 ク ロ ッ ク イ ネーブル入力付 き グ ロ ーバ ル ク ロ ッ クバ ッ フ ァ です。O 出力は、 ク ロ ッ ク イ ネーブル (CE) が Low (非ア ク テ ィ ブ) の と き に 0にな り ます。CE が High にな る と 、I 入力の値が O に出力 さ れます。表 1-13はその真理値表です。 BUFGCE は、BUFGMUX で 1 つの入力を固定値にす る こ と に よ っ て構成 さ れてい ます。 デ ィ ス エーブルの場合のデフ ォ ル ト 値は Low です。BUFGCE_1 プ リ ミ テ ィ ブは、V_CCを I1 に接続す る こ と に よ り 、デ ィ ス エーブルの場合のデフ ォ ル ト 値を High に し てい ます。 ま た、入力間の遷移中に グ リ ッ チのない動作を提供す る ために BUFGMUX_1 プ リ ミ テ ィ ブが使用 さ れます。 ラ イ ブ ラ リ エ レ メ ン ト はプ リ ミ テ ィ ブですが、図 1-24 に等価機能を示 し ます。CE の反転は BUFGMUX 機能に組み込まれてい ます。0は、 未使用の ど の LUT か ら で も 供給で き ます。

X-Ref Target - Figure 1-23

図 1-23 : BUFGCE プ リ ミ テ ィ ブ 表 1-13 : BUFGCE 真理値表 S 入力 O 出力 I CE O X 0 0 X 1 I

X-Ref Target - Figure 1-24

図 1-24 : BUFGCE の等価機能 BUFGCE ug382_c1_19_120809 O I CE S I1 I0 O BUFGMUX ug382_c1_20_120809 I GND INV CE_IN