PLL ポー ト

表 3-4 ^は PLL ^{ポー ト が、表} 3-5 ^に PLL 属性が リ ス ト さ れてい ます。

D_MIN roundup f_IN f_{PFD MAX}

---=

D_MAX rounddown f_IN f_{PFD MIN}

---=

M_MIN roundupf_VCOMIN f_IN

---⎝ ⎠

⎛ ⎞× D_MIN

=

M_MAX rounddownD_MAX× f_VCOMAX f_IN

---=

M_IDEAL D_MIN× f_VCOMAX f_IN

---=

表 3-4 : PLL ^{ポー ト}

ピ ン名 I/O 説明

CLKIN 入力 一般的な ク ロ ッ ク 入力

CLKIN1 入力 再 タ ーゲ ッ ト に使用す る PLL_ADV ピ ンです。 一般的な ク ロ ッ ク 入力。

CLKIN2 入力 再 タ ーゲ ッ ト に使用す る PLL_ADV ピ ンです。 セカ ン ダ リ ク ロ ッ ク 入力。

CLKFBIN 入力 フ ィ ー ド バ ッ ク ク ロ ッ ク 入力

一般的な使用法について

CLKINSEL 入力

再 タ ーゲ ッ ト に使用す る PLL_ADV ピ ンです。PLL_ADV の ク ロ ッ ク 入力を制御 し 、 ス タ テ ィ ッ ク High ま たはス タ テ ィ ッ ク Low ^{に接続 し ます。}

(High = CLKIN1、Low = CLKIN2)

RST 入力

非同期 リ セ ッ ト 信号。PLL の非同期 リ セ ッ ト です。 こ の信号が解放 さ れ る と 、PLL ^は同 期 し て再び有効にな り ます。 周波数な ど入力 ク ロ ッ ク の状態が変動す る と 、 リ セ ッ ト が 必要です。

CLKOUT[0:5]⁽¹⁾ 出力

VCO 位相調整出力 (ユーザー制御可) か ら 1 (バ イ パ ス) ～ 128 分周 さ れたユーザー コ ン フ ィ ギ ュ レーシ ョ ン ク ロ ッ ク 出力 (0 ^～ 5) ^です。入力 ク ロ ッ ク と 出力 ク ロ ッ ク の位相 は一致 し ます。

CLKFBOUT 出力 専用 PLL フ ィ ー ド バ ッ ク 出力。

CLKOUTDCM[0:5]⁽¹⁾ 出力 再 タ ーゲ ッ ト に使用す る PLL_ADV ピ ンです。PLL と 同 じ CMT にあ る DCM に接続 可能なユーザー コ ン フ ィ ギ ュ レーシ ョ ン ク ロ ッ ク (0 ^～ 5) ^です。

CLKFBDCM 出力

再 タ ーゲ ッ ト に使用す る PLL_ADV ^{ピ ンです。}PLL ^が DCM を駆動す る 場合の調整用 PLL フ ィ ー ド バ ッ ク 。CLKFBOUT ピ ンが こ の目的で使用 さ れてい る 場合、 ソ フ ト ウ ェ アで自動的に正 し いポー ト にマ ッ プ さ れます。

LOCKED 出力

PLL か ら の非同期出力で、 あ ら か じ め指定 さ れた PPM 範囲内にあ る 周波数が得 ら れた こ と と 、指定ウ ィ ン ド ウ 内の位相ア ラ イ メ ン ト が完了 し た こ と を示 し ます。PLL は電源 投入後に自動的に ロ ッ ク 状態にな る ので、 余分な リ セ ッ ト は不要です。 入力 ク ロ ッ ク が 停止 し た場合、 ま たは位相ア ラ イ メ ン ト に違反があ っ た場合 (入力 ク ロ ッ ク 位相シ フ ト な ど)^、LOCKED がデ ィ アサー ト さ れます。PLL ^は LOCKED がデ ィ アサー ト さ れた後 に リ セ ッ ト す る 必要があ り ます。

DO[15:0] 出力 PLL_ADV ピ ンはサポー ト さ れてい ません。

DRDY 出力 PLL_ADV ピ ンはサポー ト さ れてい ません。

メ モ :

1. CLKOUT_N^{お よ び} CLKOUTDCM_Nは同 じ 出力カ ウ ン タ を使用 し てお り 、 個別に動作 さ せ る こ と はで き ま せん。

表 3-4 : PLL ^{ポー ト} (^続き)

ピ ン名 I/O 説明

PLL ^属性

表 3-5 : PLL ^属性

属性 タ イ プ 値 デ フ ォル ト 説明

COMPENSATION 文字列 SYSTEM_

SYNCHRONOUS SOURCE_

SYNCHRONOUS EXTERNAL

SYSTEM_

SYNCHRONOUS

入力 ク ロ ッ ク の PLL ^{の位相補正を指定} し ます。SYSTEM_SYNCHRONOUS で は、 ホール ド タ イ ムが 0 にな る よ う 、 す べての ク ロ ッ ク 遅延を補正 し よ う と し ま す。 ク ロ ッ ク はデー タ と 共に送信 さ れ る ため、ク ロ ッ ク で位相調整 さ れ る と き に、

SOURCE_SYNCHRONOUS ^{が使用 さ} れます。

EXTERNAL ^は FPGA 外部の ク ロ ッ ク を配線す る こ と で補正す る と き に使用 し ます。

次の追加属性が ISE で自動的に選択 さ れ ます。

INTERNAL DCM2PLL PLL2DCM

BANDWIDTH 文字列 HIGH

LOW OPTIMIZED

OPTIMIZED PLL のジ ッ タ、 位相マージ ン、 その他の 特性に影響を与え る PLL のプ ロ グ ラ ミ ン グアルゴ リ ズ ム を指定 し ます。

CLKOUT[0:5]_

DIVIDE

整数 1 ^～ 128 1 異 な る 周波数 を 使用す る 必要が あ る 場 合、CLKOUT ク ロ ッ ク 出力を分周す る 値 を 指 定 し ま す。CLKFBOUT_MULT とDIVCLK_DIVIDE の値の組み合わせ で、 出力周波数を決定 し ます。

CLKOUT[0:5]_

PHASE

実数 -360.0 ^～ 360.0 0.0 関連す る CLKOUT ク ロ ッ ク 出力の出力

位相関係を度数で指定で き ます (90 ^は 90°ま たは 1/4 サ イ ク ルの位相オ フ セ ッ ト を示 し 、180 は 180°ま たは 1/2 サ イ ク ルの位相オフ セ ッ ト を示 し ます)。 CLK_FEEDBACK = CLKOUT0 ^を設定 す る 場合、 残 り すべての ク ロ ッ ク 出力の 位相シ フ ト は負の値にな り ます。

CLKOUT[0:5]_

DUTY_CYCLE

実数 0.01 ～ 0.99 0.50 CLKOUT ク ロ ッ ク 出力のデ ュ ーテ ィ サ

イ ク ルをパーセ ン ト で指定 し ます。0.50 の場合デ ュ ーテ ィ サ イ ク ルは 50% にな

り ます。

CLKFBOUT_MULT 整数 1 ～ 64 1 異 な る 周波数 を 使用す る 必要が あ る 場

合、 すべての CLKOUT ク ロ ッ ク 出力の 逓 倍 値 を 指 定 し ま す。 関 連 す る CLKOUT#_DIVIDE ^と DIVCLK_

DIVIDE と の組み合わせで、 こ の出力周 波数を決定 し ます。

一般的な使用法について

PLL ク ロ ッ ク入力信号

PLL ク ロ ッ ク の ソ ース には次の も のがあ り ます。

• IBUFG : ^{グ ロ ーバル}ク ロ ッ ク 入力バ ッ フ ァ 。PLL は こ のパ ス の遅延を補正 し ます。

• BUFG : 内部グ ロ ーバル ク ロ ッ クバ ッ フ ァ 。PLL は こ のパ ス の遅延を補正 し ません。

• IBUF : PLL では ロ ーカル配線の遅延を補正で き ないため、 こ のバ ッ フ ァ の使用は推奨 し ませ ん。IBUF ク ロ ッ ク 入力は、PLL に配線す る 前に BUFG に配線す る 必要があ り ます。

• DCMOUT : PLL ^への DCM 出力すべてが こ のパ ス の遅延を補正 し ます。

DIVCLK_DIVIDE 整数 1 ～ 52 1 入力 ク ロ ッ ク と すべての出力 ク ロ ッ ク の

分周比を指定 し ます。

CLKFBOUT_PHASE 実数 0.0 ～ 360.0 0.0 ク ロ ッ ク フ ィ ー ド バ ッ ク 出力の位相オ

フ セ ッ ト を度数で指定 し ます。 フ ィ ー ド バ ッ ク ク ロ ッ ク を シ フ ト す る こ と に よ り 、すべての出力 ク ロ ッ ク は PLL ^{に対 し} て負の方向に位相シ フ ト し ます。

REF_JITTER 実数 0.000 ^～ 0.999 0.100 PLL のパフ ォーマン ス を一層最適化す

る よ う 、 リ フ ァ レ ン ス ク ロ ッ ク 上のジ ッ タ 期待値を指定で き ます。 バン ド 幅の設 定が OPTIMIZED に設定 さ れてい る 場 合、 ジ ッ タ 値が不明の と き 入力 ク ロ ッ ク の最適パ フ ォ ーマ ン ス が選択 さ れ ま す。

ジ ッ タ 値がわか っ てい る と き は、 入力 ク ロ ッ ク 上のジ ッ タ 期待値を UI パーセン テージ (最大 Peak to Peak 値) で指定す る 必要があ り ます。

CLKIN1_PERIOD 実数 1.408 ^～ 52.630 0.000 PLL CLKIN1 入力に対す る 入力周期を

ns で指定 し ます。 単位は ps ^{ま で細か く} 指定可能です。 こ の値は必ず指定す る 必 要があ り ます。

CLKIN2_PERIOD 実数 1.408 ～ 52.630 0.000 PLL CLKIN2 入力に対す る 入力周期を

ns で指定 し ます。 単位は ps ^{ま で細か く} 指定可能です。 こ の値は必ず指定す る 必 要があ り ます。

CLK_FEEDBACK 文字列 CLKFBOUT ま たは

CLKOUT0

CLKFBOUT CLKFB_IN を駆動す る ための ク ロ ッ ク ソ ース を指定 し ます。 フ ィ ー ド バ ッ ク リ ソ ース の使用お よ び VCO 周波数の算出 については 84 ^{ページの図} 3-5 ^{を参照 し} て く だ さ い。

RESET_ON_LOSS _OF_LOCK

文字列 FALSE FALSE FALSE に設定する 必要があ り ますが、デ

バ イ ス ではサポー ト さ れてい ません。

表 3-5 : PLL ^属性 (^続き)

属性 タ イ プ 値 デ フ ォル ト 説明

• BUFIO2 : IBUFG ^{と 併用する 場合、}DIVCLK ^{出力は直接} PLL ク ロ ッ ク 入力に接続 し ます。PLL は こ の遅延を補正 し ます。

グ ロ ーバルク ロ ッ ク 入力が PLL への接続に使用 さ れ る 場合、29 ^{ページの図} 1-13 に示す よ う に最適 なパフ ォーマ ン ス を得 る ためにBUFIO2 ク ロ ッ ク バ ッ フ ァ が自動推論 さ れます。 各 BUFIO2 はデ バ イ ス上辺ま たは下辺にあ る CMT に配線 さ れます。 推論 さ れた BUFIO2 バ ッ フ ァ は、 正 し い位相 ア ラ イ メ ン ト を得 る ために配線を制限 し ます。

BUFIO2 の ク ロ ッ ク 領域 TL^、TR^、RT ^の BUFIO2 バ ッ フ ァ は、 デバ イ ス上半分にあ る DCM/PLL に接続 さ れます。 同様に、BUFIO2 の ク ロ ッ ク 領域 BL、BR、RB、 お よ び LB の BUFIO2 バ ッ フ ァ は、 デバ イ ス下半分の DCM/PLL ^{に接続 さ れます。}

カ ウ ン タ 制御

PLL の出力カ ウ ン タ は、DIVIDE、DUTY_CYCLE、 お よ び PHASE を組み合わせて使用 し 、 広範 囲に渡 る 合成 ク ロ ッ ク を提供 し ます。図 3-8 に、 カ ウ ン タ 設定 と その出力の関係を示 し ます。

最初の波形は、PLL モー ド での VCO か ら の出力です。

X-Ref Target - Figure 3-8

図 3-8 : 出力カ ウン タ でのク ロ ッ ク 合成の例 Counter Clock Input

(VCO) DIVIDE = 2 DUTY_CYCLE = 0.5 PHASE = 0 DIVIDE = 2 DUTY_CYCLE = 0.5 PHASE = 180 DIVIDE = 2 DUTY_CYCLE = 0.75 PHASE = 180 DIVIDE = 1 DUTY_CYCLE = 0.5 PHASE = 0 DIVIDE = 1 DUTY_CYCLE = 0.5 PHASE = 360 DIVIDE = 3 DUTY_CYCLE = 0.33 PHASE = 0 DIVIDE = 3 DUTY_CYCLE = 0.5 PHASE = 0

ug382_c3_07_080309

VCO および出力カ ウン タ の波形

ク ロ ッ ク シ フ ト

リ フ ァ レ ン ス ま たはフ ィ ー ド バ ッ クパ ス のいずれかで、8 ^{つの位相か ら} 1 つを選択す る こ と に よ っ て遅延を挿入 し 、PLL 出力 ク ロ ッ ク はシ フ ト で き ます。図 3-9 は、PLL の出力での ク ロ ッ ク 信号エ ッ ジへの影響を示 し ます。 こ こ では、 シ フ ト がない場合、 フ ィ ー ド バ ッ クパ ス に遅延を挿入 し た場合、

リ フ ァ レ ン スパ ス に遅延を挿入 し た場合を示 し てい ます。

VCO および出力カ ウン タ の波形

図 3-10 ^は、8 ^つの VCO ^{位相出力、}4 つの異な る カ ウ ン タ出力を示 し た も のです。 各 VCO ^位相は、

適切な ス タ ー ト ア ッ プシーケ ン ス で示 さ れてい ます。こ の位相関係お よ びス タ ー ト ア ッ プシーケ ン ス は、 正 し い位相が維持 さ れ る こ と が確認 さ れてい ます。 つま り 、0°位相の立ち上が り エ ッ ジは 45°位相の立ち上が り エ ッ ジ よ り も 前にあ る こ と にな り ます。O0 カ ウ ン タ は、 リ フ ァ レ ン ス ク ロ ッ

ク と し て、 位相 タ ッ プが 0°^の単純な 2 分周を実行す る よ う プ ロ グ ラ ム さ れてい ます。O1 ^{カ ウ ン タ} も 単純な 2 分周を実行す る よ う プ ロ グ ラ ム さ れてい ますが、VCO か ら の 180°の位相 タ ッ プを使用 し ます。VCO ^の 1 周期 よ り も 大き な位相シ フ ト は可能で、 こ のカ ウ ン タ 設定を使用す る と 、 リ フ ァ レ ン ス ク ロ ッ ク のエ ッ ジがデー タ 遷移に揃え ら れ る DDR イ ン タ ーフ ェ イ ス用の ク ロ ッ ク が生成で き ます。O2 ^{カ ウ ン タ は} 3 分周を実行す る よ う プ ロ グ ラ ム さ れてい ます。O3 ^出力は O2 ^{出力 と 同 じ} プ ロ グ ラ ミ ン グですが、 位相が 1 サ イ ク ル遅れてい る 点が異な り ます。

PLL があ る 位相関係を提供す る よ う に コ ン フ ィ ギ ュ レーシ ョ ン さ れてい る 場合、 入力周波数が変化 す る と 、VCO 周波数が変化する こ と に よ っ て位相関係 も 変わ り 、 絶対シ フ ト 値 (単位は ps) も 変わ り ます。PLL を使用 し た設計を行 う 場合は、 こ の点を考慮 し て く だ さ い。CLK ^や CLK90 ^{な ど さ ま} ざ ま な ク ロ ッ ク 出力間で、 あ る 位相関係の維持が重要 と な る デザ イ ンでは、 入力 ク ロ ッ ク 周波数に かかわ ら ず、 こ の関係は保持 さ れます。

X-Ref Target - Figure 3-9

図 3-9 : 基本的な出力ク ロ ッ ク のシ フ ト ర䈱䉪䊨䉾䉪

䊐䉞䊷䊄䊋䉾䉪䊌䉴䈮 ㅊടㆃᑧ

䊥䊐䉜䊧䊮䉴䊌䉴䈮 ㅊടㆃᑧ

DT _reference DT _feedback

ug382_c3_07_051209