. () : MONOS ETC ATM Telephoe Electroic moey Smart card IC IC billio $ market Smart card GSM MONOS Memory cell size (µm ) Hitachi MNOS MONOS Kb (µ) Kb

(1)

1

窒化膜中のトラップを利用した

不揮発性メモリの動向

南眞一

株式会社ルネサステクノロジ

2

目

次

1. はじめに

2. MONOS技術の基礎

3. MONOS型メモリ

3.1 全面トンネル注入2Tr/bit-MONOS型メモリ

3.2 全面トンネル注入1Tr/bit-MONOS型メモリ

3.3 MONOS型メモリの新しい展開

4. まとめ

(2)

3 1. はじめに (1) :

MONOS型メモリの主要適用分野

Smart card IC

Smart card

AE350

GSM

ATM

ETC

Telephone Electronic money

1 billion $ market

4 1. はじめに (2) :

ルネサスに於けるMONOS技術開発の歴史

Memory

cell size

(µm

2 )

Year

Product (million/month)

1960 1970 1980 1990 2000 0.1 1 10 100 1000

MNOS EEPROM New NV Memory 16Kb (3µ) 64Kb (2µN) 64Kb (2µC) 256Kb (1.3µ) 256Kb (0.8µ) 32KB (0.35µ) 16KB (0.5µ) Mask ROM Flash Hitachi

Memory phenomena (Wegener, 1967) MNOS structure (Frohman-Bentchkowsky, 1968) Tunnel model (Ross & Wallmark, 1969) Charge distribution (Lundkvist et al., 1973) Charge centroid (Arnett & Yun, 1975) NVSM Review (J. J. Chang, 1976) NVSM Issue (IEEE ED, 1977 &1978)

UTO control (Kamigaki & Itoh, 1977) High-temp H₂anneal (Yatsuda et al., 1980) Scaling guideline (Minami & Kamigaki, 1991) Nitride trap (Minami & Kamigaki, 1994)

1Mb (0.8µ) 8KB (0.8µ) 8KB (1.3µ) 2KB (2µC) EEPROM Smart Card chip 64KB (0.18µ) 1 10 100 2010 MNOS MONOS

(3)

5 1. はじめに (3) :

0.18 µm ICカード用マイコンの１例

AE46C1

2

2 poly

poly

, 1 W, 4 Al,

0.18

0.18 µ

µ

m

process

Chip size: 14.4 mm

22

Power supply: 1.8/3/5 V

EEP Erase/Write time:

1ms/ 1ms

Endurance: 500kcycles

68 68KB EEPROM

KB EEPROM

384 384KB ROM

KB ROM

6 6KB RAM

KB RAM

16bit CPU

16 bit CPU

Co

Co-

-processor

processor

Analog module

6 2. MONOS技術の基礎 (1) :

構造とエネルギーバンド図

poly Si silicon nitride (15.5nm) M O N O S top oxide (3.0nm) tunnel oxide (1.8nm) Si sub. Poly Si Trapping Si3N4 discret e Tunnel SiO2 1.8 nm n+ _n+ p-Si xxxxxxxxxxxx Top SiO2 Po ly-Si Si3N4 p-Si SiO2 3.1e V 1.1 eV 3.8eV 1.05 eV 1.85 eV 5.1eV Electron trap Hole trap 8 eV SiO2

トンネルSiO

2

膜を通して電子/ホールを

電荷蓄積用Si

3

N

4

膜中に注入，保持し，

しきい値電圧の変化を読み取る．

(4)

7 2. MONOS技術の基礎 (2)

窒化膜のトラップモデル

Dipolar

-

amphoteric

trap model

stable state (dipolar-amphoteric trap)

hole trapping

electron

erased state written state

trapping + e -+ h+ N T3+ T3o Si N N T3 -T3+ T3o T3 -nitrogen vacancy (weak Si-Si bond)

電荷分布とトラップ密度

窒化膜中にトラップされた電子の平均的な間隔は相互のクーロ

ン斥力により、5 nmに自動的に分布

d

_e

=

1 N

_e 3

=

1

7 ×10

18 3

= 5.2(nm)

_d

t

=

1 N

t 3

=

1

1.2 ×10

20 3

= 2.0(nm)

Distance in the nitride : x

~ T rapped electr ons : n e (x ) ne(x ) = 7 x1018cm-3 Dipolar-Amphoteric Trap ( T3++T3-) N t =1.2 x1020_cm-3 N t ( T3o+T3-) t v tc: Charge centroid ~ n_h(x ) = N_oexp (-x /λ) No

Dipolar Amphoteric Trap ( T3++T3-)

N t =1.2 x1020_cm-3 N t ( T3++T3o) t v T rapped holes : n h (x )

Distance in the nitride 2t_c

t_c

Write _Erase

(5)

MONOSと浮遊ゲートの電荷消失の差

• Only charge decay

neighborhood of a defect.

Robust against defects

• No tailing bit.

Poly gate Silicon nitride

Discrete trap n p well xxxxxxxxxxxx xxxxxxxxxxxx n p well

MONOS memory

Floating gate memory

Continuous floating gate

Control gate

n n

• All charges decay through

a defect.

• Tailing bits exist.

10 3. MONOS型メモリ, 3.1 2Tr/bit-MONOS (1) :

2Tr/bit-MONOSセルとバイアス条件

(c) SL DL Well SL DL Well SG Vc MG -Vp SG 0 MG Vc SG Vc MG Vc SG 0 MG -Vp SG Vc MG 0 SG 0 MG 0 -Vp' -Vp' 0 Vc -Vp'/ Vc 0 Vc -Vp'/ Vc Vd Vc- α -Vp' 0

Selected Well Unselected Well

Vc Vc 0 F F 0 Selected WL Unselected WL Erase Write Read Selected WL Unselected WL Selected WL Unselected WL

WL: Word Line, SG: Switch Gate, MG: Memory Gate, SL: Source Line, DL: Data Line,

-Vp'/ Vc : "0"/ "1" programming, Programming voltage -Vp= -Vp' - Vc, Vc: Power voltage, -Vp': Generated voltage, Vd ~ 1V, F: float.

Source

Line DataLine

Word Line MONOS Memory Switch MOS 4F 5 F (a) MG SG "0" "1" SL SL DL DL Well MG WL: MG (b) SG WL: SG

(6)

MONOS型メモリの消去書込特性

101 100 10-1 10-2 10-3 10-4 10-5 Thre s hold V o lt a g e (V) 12.5 V 11.5 10.5

equilibrium threshold voltage (-0.82 V) -9 -10 -11 V 85° Erase Write Erase/Write Time (s) 10-6 4 3 2 1 0 -1 -2 -3 -4 C

WRITE：Electrons by Modified Fowler-Nordheim Tunneling

ERASE：Holes by Direct Tunneling

Program speed：1 ms-level erase and write

electron hole 12 3. MONOS型メモリ, 3.1 2Tr/bit-MONOS

(3) :

消去書込特性のトンネル酸化膜厚依存性

0V Gate Voltage Erase VthE(-) VthW(+) Vthi Write Channel Current Vthi Write Erase 85℃ Programming Time, tp(s) 0 3 2 1 -1 -2 -3 4 5 -4 -5 1.96 1.85 1.63 tox(nm) 1.96 1.85 1.63 Thr es hold Vo lt age Shift, Vthm -V thi (V ) 10-6 10-5 ₁₀-4 ₁₀-3 ₁₀-2 ₁₀-1 ₁₀0

(7)

13 3. MONOS型メモリ, 3.1 2Tr/bit-MONOS

(4) :

消去/書込動作中のエネルギーバンド図

(a) Erase (a) Erase Poly Si

Poly Si SiOSiO22 SiSi33N4N4 SiOSiO22 SiSisubsub

(b) Write

(b) Write Poly Si

Poly SiSiO2SiO2 Si3Si3N4N4 SiOSiO22 SiSisubsub

トンネル酸化膜の成長メカニズム

10 2 3 4 5 6 7 100 2 3 10 2 3 4 5 6 7 8 9100 2 3

Oxidation time, t (min)

Ox ide thick n ess, X ( A ) PO2= 10 -3 atm 1100 C1050 C 1000 C 950 C 850 C      ∝ X X u dt dX 0 exp

Uniform Oxide

Film Growth

0.1% - O2/N2

850℃, 13 min

Wafer surface roughness affects measured values. Effective variation is half.

Lot X = 1.514 nm σ = 0.056 nm 1.8 1.7 1.6 1.5 1.4 1.3 1.2 150 100 50 0

5 points/wafer, 3 wafers/lot, 197 lots

Ox ide th ickn ess ( n m) 2 4 6 0.01 2 4 6 0.1 2 4 6 1 2 0 0.02 0.04 0.06 0.08 1/X (1/A) dX /dt (A/ m in) PO2= 10 -3 atm 850 C 950 C 1000 C 1050 C 1100 C

(8)

MNOSメモリの設計指針

Program Voltage, ( V)

18 17 16 15 14 13 12 11 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2

V

_P,MAX 85℃

t

_{N = 28±1nm}

t

_OX,MAX t_OX,MIN

Tunnel Oxide Thickness (nm) determined by erase-state retention after 105_cycles

V

_P,MIN by write-state retention after 105_cycles by erase-state programming speed 16 3. MONOS型メモリ, 3.1 2Tr/bit-MONOS (7) :

書換え後のリテンション特性

T h re s h o ld V o lt a g e (V ) Retention Time (s) Write 100 6 10 109 108 107 106 105 104 103 102 101 100 -4 -3 -2 -1 0 1 2 3 4 85°C 10 y Erase Vpe/Vpw = -11.2V/12.8V tpe/tpw = 1.0 ms/1.0 ms 100 6 10 10310410 5 E/W

(9)

1Tr/bit-MONOSセルとバイアス条件

(a) Source

Line DataLine

Word

Line MONOS Memory

4F 3F (b) "0" "1" SL DL Well WL (MG) SL DL WL (MG) (c)

WL(MG): Word Line (Memory Gate), SL: Source Line, DL: Data Line, -Vp'/ Vc : "0"/ "1" programming, Programming voltage -Vp= -Vp' - Vc, Vc: Power voltage, -Vp': Generated voltage, Vd~ Vc+1V, F: float.

SL DL Well SL DL Well Selected -Vp Unselected Vc Selected Vc Unselected -Vp Selected Unselected 0 0 Unselected Well Vc Erase Write Read Selected Well -Vp/Vc -Vp Vc _Vd 0 Vc Vc Vc Vc Vc Vc Vc F -Vp/Vc -Vp -Vp WL(MG) Vc 18 3. MONOS型メモリ, 3.2 1Tr/bit-MONOS (2) :

Read時ポテンシャル図

Vth Vth<0<0 VthVth>0>0 Vc 0 Poly gate n p well n Vc Vd Channel: Vc 0 Poly gate n p well n Vc Vc Vd Surface: Vc-∆V 0 Poly gate n p well n 0 Vc Vd Surface: 0 Poly gate n p well n 0 Vc Vd 0 Surface: 0 Selected Selected Word Word Unselected Unselected Word Word

(10)

19 3. MONOS型メモリ, 3.3 MONOS新展開 (1) :

局所トラップ型MONOSメモリ

Organization Write Erase Device Structure Reference Bit/Cell B. Eitan et al., Proc. SSDM, p.522, 1999 Saifun Semiconductors Dual Dual Y. Hayashi et al.,

Dig. VLSI Technol., p.122, 2000 Halo LSI CHE HH SSI HH W-M. Chen et al.,

Dig. VLSI Technol, p.63, 1997 SSI HH Single Motorola Motorola SSI Single K-T. Chang et al., IEEE EDL, 19(7) p.253, 1998 FN tunnel to gate UCB CHE HH Single

T.Y. Chan et al.,

IEEE EDL, 8(3) p.93, 1987 TOX: ＞5nm TSiN : 5~10nm MG MG CG

CHE: Channel Hot Electron SSI: Source Side Injection HH: Hot Hole injection

ONO(nm) 8/14/8 10/10/10 2.5/15/15 9/7/7 4.5/4.5/4 20 3. MONOS型メモリ, 3.3 MONOS新展開 (2) :

MONOS型メモリの過消去状態

101 100 10-1 10-2 10-3 10-4 10-5 T h re s h o ld V o lt a g e (V ) 12.5 V 11.5 10.5

equilibrium threshold voltage (-0.82 V) -9 -10 -11 V 85° Erase Write Erase/Write Time (s) 10-6 4 3 2 1 0 -1 -2 -3 -4 過消去状態 C electron hole

(11)

MONOS型メモリの過消去データ保持特性

T h re s h o ld V o lt a g e (V ) Retention Time (s) 10 y Write Erase 85ºC 12.5 V, 3_ms 11.5 V 10.5 V -9 V -10 V -12 V -8 V, 3 ms 9.5 V -4 -3 -2 -1 0 1 2 3 4 1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 22 3. MONOS型メモリ, 3.3 MONOS新展開 (4) :

過消去状態の書換耐性

Retention Time (s) T h re s h o ld v o lt a g e (V ) 85° -4 -3 -2 -1 0 1 2 3 4 100 101 102 103 104 105 106 107 108 109 10 y

equilibrium threshold voltage (-0.81 V) Write Erase Vpe/Vpw = -12V/11.5V tpe/tpw = 5 ms/5 ms 100 6 10 6 10 105 E/W 104 103 100 C

(12)

過消去状態のデータ保持特性モデル

Si sub.

n

+

poly

Hole

Tunnel

SiO

₂

Top

SiO

₂

Si N

_{3 4}

Electron

Recombine 15.5 nm 3.0 nm 1.8 nm 24 3. MONOS型メモリ, 3.3 MONOS新展開 (6) :

NROMでの電子正孔混在の可能性

Erase 3V 0V 8V

HHET: Hot hole enhanced tunneling holes: by band-to-band tunneling

HHET

te ~ 1ms

Write

CHE

CHE: Channel Hot Electron Injection (Drain Side Injection) 0V 9V 4.5V tpr ~ 1μs Electron Hole HC注入された電子の分布幅：40 nm未満 注入される正孔の分布が一致しないと 全面注入型MONOSからの類推から データ保持特性・書換耐性劣化と推定シリコン中の電子の平均自由工程 5-6 nm 正孔の平均自由工程 3-4 nm

(13)

局所トラップ型での

電子正孔分布一致への試み(1)

Halo LSI社のTwin MONOSセル T. Saito et al., NVSMWS 2003 サイドウォールMGゲートを40 nm程度と することで，蓄積された電子と注入される正孔の分布が一致するようにしている書換耐性１０万回以上 MG CG MG 40 nm ゲート 150 nm Samsung社のLocal SONOSセル S. T. Kang et al., NVSMWS 2003 電荷蓄積層(Si3N4)を電荷が注入される 箇所(ゲート端から150 nm程度)に限定 書込速度が１桁高速化、書換耐性１０万回以上横方向の電荷移動抑制？ 26 3. MONOS型メモリ, 3.3 MONOS新展開 (8) :

局所トラップ型での

電子正孔分布一致への試み(2)

Motorola社のMONOSセル E. Printz et al., NVSMWS 2003

書込みはCHISEL (Channel Initiated Secondary Electron)方式 消去はソースドレイン両方からのHH注入

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窒化膜中のトラップを利用した

不揮発性メモリの動向

南 眞 一

株式会社 ルネサス テクノロジ

目

次

1. はじめに

2. MONOS技術の基礎

3. MONOS型メモリ

3.1 全面トンネル注入2Tr/bit-MONOS型メモリ

3.2 全面トンネル注入1Tr/bit-MONOS型メモリ

3.3 MONOS型メモリの新しい展開

4. まとめ

MONOS型メモリの主要適用分野

Smart card IC

Smart card IC

Smart card

Smart card

GSM

ATM

ETC

Telephone Electronic money

1 billion $ market

ルネサスに於けるMONOS技術開発の歴史

Memory

cell size

(µm

2

)

Year

Product (million/month)

0.18 µm ICカード用マイコンの１例

AE46C1

AE46C1

2

2

poly

poly

, 1 W, 4 Al,

, 1 W, 4 Al,

0.18

0.18

µ

µ

m

m

process

process

Chip size: 14.4 mm

Chip size: 14.4 mm

Power supply: 1.8/3/5 V

Power supply: 1.8/3/5 V

EEP Erase/Write time:

EEP Erase/Write time:

1ms/ 1ms

1ms/ 1ms

Endurance: 500kcycles

Endurance: 500kcycles

68

68KB EEPROM

KB EEPROM

384

384KB ROM

KB ROM

6

6KB RAM

KB RAM

16bit CPU

16

bit CPU

Co

Co-

-processor

processor

Analog module

Analog module

構造とエネルギーバンド図

トンネルSiO

膜を通して電子/ホールを

南眞一

株式会社ルネサステクノロジ

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